一种半导体器件及其制造工艺制造技术

一个ＭＩＳ型场效应晶体管具有用硅化钛层（２６ａ）覆盖的源／漏区（２５ｅ），硅化钛层与埋入硅基片（２０）的被埋入置的绝缘结构２４相接，接触孔（２７ａ）在氧化硅的中间绝经级层２７中形成，中间绝缘层（２７）暴露一部分上氮化硅层（２３）和一部分硅化钛层（２６ａ）于该接触孔（２７ａ），当中间绝缘层（２７）被有选择地腐蚀以形成接触孔（２７ａ），上氮气硅层（２３）就作为阻蚀层，接触孔（２７ａ）绝不会到达埋置绝缘结构（２４）下面的硅基片（２０）。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体器件及其制造工艺，特别是涉及，一种具有和埋入绝缘区共面的杂质区相通的接触孔的半导体器件及其制造工艺。一种半导体电路器件，它具有在半导体基片上制造的电路元件，布线遍布在半导体基片上层压的中间绝缘层上。接触孔在中间绝缘层中形成，布线通过接触孔在电路元件之间形成信号通路。制造厂逐渐增加半导体集成电路器件的集成密度，于是就使电路元件小型化。一个MOS(金属一氧化物一半导体)型场效应晶体管，是半导体集成电路器件的典型电路元件，若干非常小的MOS型场效应晶体管集成在半导体基片上。源区和漏区做得很浅，高熔点的金属氧化硅层压在源区和漏区上以保持低电阻。附图说明图1A到1D，形成和层压在杂质区上的高熔点金属硅化物层相通的接触孔的现有技术工序。现有技术工艺如下。一个P型硅基片1通过采用硅的局部氧化LOCOS(LocalOxidation of Silicon)技术被选择性地氧化，氧化硅的厚氧化区域层2便生长在P型硅基片1的主表面上。厚氧化区域层2从P型硅基片1的主表面上凸起，形成分配给电路元件，例如MOS型场效应晶体管的有源区域。虽然未示出，薄栅氧化膜就生长在该有源区域上，并且多晶硅栅极被构图在薄栅氧化膜上。侧壁隔片(未示出)，是由氧化硅形成，并且被安排在栅电极的侧表面上。栅氧化层，多晶硅栅电极和侧壁隔片一起形成栅结构。N型掺杂杂质被离子注入到多晶硅栅电极和有源区域中，n型源/漏区1a和1b通过热处理，以和栅极结构自对准方式形成在有源区域上。钛靶被溅射，钛淀积在所得结构的全部表面上。钛层3被热处理，钛和硅和多晶硅进行反应。结果，钛层3部分地被转变成钛化硅3a和3b。不过，钛不能和氧化硅起反应，钛部分3c保留在侧隔片和厚场氧化层2上，如图1A所示。用含铵和过氧化氢的腐蚀溶液将剩余的钛3c腐蚀掉。钛化硅留在n型源和漏区1a和1b，以及多晶硅栅极(未示出)上，n型源区和漏区1a/1b被钛化硅层3a和3b覆盖在上面。绝缘基片，例如氧化硅和硼磷硅玻璃，沉积在结构的整个表面，形成中间绝缘层4，如图1B所示。其后，通过平板印制技术，在中间绝缘层4上形成光掩模5。光掩模5有一个开孔5a，它等同于图1c所示的接触孔。虽然印制技术试图在合适位置5b，即开孔5a正好被嵌套在n型源区域1a的位置上形成光掩模，但是光掩模5却常偏离合适位置5b，开孔5a部分位于n型源区域1a上和部分位于在厚场氧化区域层2上。使用光掩模5，中间绝缘层就被有选择地腐蚀掉，一个接触孔4a就在中间绝缘层4中形成。钛化硅层3a保护n型源区1a防止腐蚀剂。不过，腐蚀剂部分地腐蚀了厚场氧化区域层2，于是接触孔4a就达到厚场氧化区域层2下面的P型硅基片1，如图1D所示。当接触孔4a被钨片(未示出)塞住的时候，钨插件就保持和钛硅氧化层3a和P型硅基片1两者接触，而将布线条(未示出)和P型硅基片1短路。为了防止不希望有的短路，就需要一个合适的嵌套配合公差。当接触孔4a直径是0.5微米，制造厂就要考虑嵌套配合公差，并且把n型源区设计成至少1.0微米宽。不过，这样一个宽的杂质区会引起大的寄生电容，从而损坏信号的传播特性。日本未审查申请的专利公报，61-224414号公开了一种有效防止对准不良的接触孔结构。图2A和2B解释了该待审申请的日本专利公报所公开的第二种现有技术工艺。第二种现有技术工艺在钛层10淀积以前，与第一种现有技术工艺类似。钛层10层压在厚场氧化区域11上，n型杂质区12a/12b形成在厚场氧化区域层11两侧上的P型硅基片12中。钛层10是50毫微米厚，它在摄氏温度700度条件下经受10秒钟的热处理。钛和硅反应生成钛化硅。在加热的时候，钛化硅区10a和10b向旁边延伸至少1微米，厚场氧化区域层11部分地被钛化硅区10a和10b覆盖。钛部分10c只剩下厚场氧化区域层11的中心部分上的那一部分，如图2A所示。剩余的钛10c，用含有铵和过氧化氢的腐蚀剂腐蚀掉，钛化硅层10a和10b留在n型杂质区10a/10b和厚场氧化区域层11的周边区域上。所得结构被中间绝缘层13盖住了，在中间绝缘层13上设置一个光掩模14。通过使用光掩模14，中间绝缘层13被有选择地腐蚀掉，一个接触孔13a就形成在中间绝缘层13之中，如图2B所示。如果光掩模14偏离了合适的位置14a，接触孔13a就不会正好嵌套在n型杂质区12a中。不过，钛化硅层10a不让腐蚀剂侵蚀厚场氧化区域层11，所以不希望有的短路就不会发生。因此，宽的钛硅化物层10a消除了对准不良，制造厂就不需要加宽n型杂质区12a。窄n型杂质区12a减少了分布电容，改进了半导体集成电路器件的信号传播特性。但是，第二个现有技术工艺几乎不用于下一代半导体集成电路组件中所含的小接触孔。日本专利未审查申请61-224414号详细地公开了一条钛化硅延伸长度和热处理时间的关系曲线，图3示出了这条曲线。曲线指示我们钛化硅是迅速延伸的。当接触孔和杂质区直径为1微米，宽2-3微米的时候，第二现有技术工艺是可用的。不过，如果接触小孔进一步缩小，钛化硅就趋于桥接在两侧上的杂质区之间的厚场氧化区域上。本专利技术的一个主要目的是提供一种半导体器件，它不会由于杂质区和接触孔的对准不良而造成短路。本专利技术的另一个目的是提供一种制造无短路的半导体组件的制造工艺。为实现上述目的，本专利技术提议使用埋入隔离构件作为阻蚀件。按照本专利技术的一个目的，提供一种半导体器件，它包括提供接触表面的导电区；与导电区相邻的绝缘区，其上表面与接触表面共面；一个与导电区电连接的接触构件，其一部分安排在导电区上，一部分安排在绝缘区上。按照本专利技术的另一个方面，是提供一种制造在半导体基片上的半导体集成电路器件，它包括埋入半导体基片的表面部分的一个埋入的绝缘构件，它具有第一绝缘体的上层，埋入的绝缘构件至少在半导体基片中的至少一个有源区域上形成；至少一个电路元件，它包括在至少一个有源区域中形成的导电区该导电区与被埋入的绝缘构件的上层接触；一个在半导体基片上延伸的由第二绝缘物质形成的中间绝缘层，暴露导电区的一部分和埋入绝缘构件的上层的一部分于接触孔中；一个接触构件形成在接触孔中，保持与导电区的那部分和埋入的绝缘构件的上层的那一部分接触；一个导线条在中间绝缘层上延伸，通过接触构件与导电区电连接。按照本专利技术的又一个方面，是提供一种制造半导体器件的工艺，它包括如下步骤使导电区和绝缘区完全共面；形成一个接触构件以保持和导电区的一部分和绝缘区的一部分接触。根据本专利技术的又一方面，提供一个制造半导体器件的工艺，它包括如下步骤a)准备一个半导体基片；b)形成一个埋入半导体基片的表面部分的埋入绝缘构件，具有一个由第一绝缘体形成的上层；c)形成至少一个电路元件，它包括一个在半导体基片的另一个表面部分上形成的与埋入的绝缘构件的上层连接的导电区；d)以和第一绝缘体不同的第二绝缘体形成中间绝缘层覆盖埋入的绝缘结构的上层和至少一个电路元件；e)通过使用在第一绝缘体和第二绝缘体之间进行选择的腐蚀剂，有选择地腐蚀中间绝缘层，以形成一个接触孔，导电区的一部分和埋入的绝缘构件的上层的一部分暴露于接触孔中；f)在接触孔中形成一个接触构件，以便保持和导电区的一部分及和被埋入的绝缘构件的上层的一部分相接触；g)形成一个布线条，通本文档来自技高网...

【技术保护点】
一种半导体组件包括：一个导电区（２５ｅ／２６ａ），它提供一个接触表面；一个绝缘区（２４），它与所述的导电区相邻；和一个接触结构（２８／２９／３０）它和上述导电区电连接，其特征在于，所述绝缘区（２４）具有一个和上述接触表面共面的上表面，并且所述接触结构（２８／２９／３０）被安排在上述导电区（２５ｅ／２６ａ）的一部和上述绝缘区（２４）的一部分上。２．一种在半导体基片（２０）上制造的半导体集成电路组件，包括：一个埋入上述半导体基片（２０）的表面部分的埋入绝缘结构（２４），它具有一个第一绝缘体形状的上层（２３），上述被埋入的绝缘结构在上述半导体结构（２０）中至少形成一个有效工作面积；至少一个电路元件（２５），它包括一个在上述至少一个有效工作区中形成并与上述被埋入的绝缘结构（２４）相连接的导电区（２５ｅ／２６ａ）；一个第二绝缘体形状的中间绝缘层（２７）布置在上述半导体基片上，它具有一个接触孔（２７ａ）；一个在上述接触孔（２７ａ）中形成的接触构件（２８／２９／３０），它和上述导电区（２５ｅ／２６ａ）电连接；并且一个导线当（３１）布置在上述中间绝缘层上，通过接触结构和上述导电区连接，其特征在于，上述绝缘体不同于上述第一绝缘体以便使上述上表层作为一个腐蚀阻止器，其中，上述中间绝缘层（２７）暴露出一部分导电区和一部分被埋入的绝缘结构（２４）的上层（２３）于上述的接触孔（２７ａ），从而使上述接触结构（２８／２９／３０）保持与上述导电区的上述部分和上述被埋入的绝缘结构的上述层的上述部分接触。...

【技术特征摘要】
JP 1995-2-21 32226/951.一种半导体组件包括一个导电区(25e/26a)，它提供一个接触表面；一个绝缘区(24)，它与所述的导电区相邻；和一个接触结构(28/29/30)它和上述导电区电连接，其特征在于，所述绝缘区(24)具有一个和上述接触表面共面的上表面，并且所述接触结构(28/29/30)被安排在上述导电区(25e/26a)的一部和上述绝缘区(24)的一部分上。2.一种在半导体基片(20)上制造的半导体集成电路组件，包括一个埋入上述半导体基片(20)的表面部分的埋入绝缘结构(24)，它具有一个第一绝缘体形状的上层(23)，上述被埋入的绝缘结构在上述半导体结构(20)中至少形成一个有效工作面积；至少一个电路元件(25)，它包括一个在上述至少一个有效工作区中形成并与上述被埋入的绝缘结构(24)相连接的导电区(25e/26a)；一个第二绝缘体形状的中间绝缘层(27)布置在上述半导体基片上，它具有一个接触孔(27a)；一个在上述接触孔(27a)中形成的接触构件(28/29/30)，它和上述导电区(25e/26a)电连接；并且一个导线当(31)布置在上述中间绝缘层上，通过接触结构和上述导电区连接，其特征在于，上述绝缘体不同于上述第一绝缘体以便使上述上表层作为一个腐蚀阻止器，其中，上述中间绝缘层(27)暴露出一部分导电区和一部分被埋入的绝缘结构(24)的上层(23)于上述的接触孔(27a)，从而使上述接触结构(28/29/30)保持与上述导电区的上述部分和上述被埋入的绝缘结构的上述层的上述部分接触。3.一种如上述权利要求2所述的半导体阻件，其中上述导电区(25e/26a)的上述部分和上述接触结构(28/29/30)彼此重叠至少0.15微米。4.一种如上述权利要求2所述的半导体组件，其中上述半导体区具有一个在至少一有效工作面积中形成的杂质区(25e)和一个层压在上述杂质区(25e)上的高熔点金属硅氧化物层(26a)。5.如权利要求4所述的半导体组件，其中上述杂质区(25e)，上述高溶点金属硅氧化物层(26a)和上述半导体基片(20)是一个用第一掺杂杂质掺杂的硅区，而用第二掺杂杂质掺杂的钛硅化物层和一个硅层在导电类型方面与上述第一掺杂杂质相反。6.一种如上述权利要求2所述的半导体组件，其中上述被埋入的绝缘构件(24)包括上述硅氮化物的上层(23)和安排在上述上层下面的硅氧化物的下层(22)，并且上述中间绝缘层(27)包括硅氧化物的下层，它与上述导电区和上述埋入的绝缘结构(24)的上层(23)保持接触。7.一种如上述权利要求2所述的半导体组件，其中上述接触结构包括一个高熔点的硅化合物层(28)，地形状地分布在上述中间绝缘层(27)的内表面，并在上述接触孔(27a)中形成一个第一槽，一个层压在高溶点硅上的阻挡层(29)，用于在上述第一凹槽中形成一个第二凹槽，并且，一个导电插片(30)填入上述第二凹槽中。8.一种如上述权利要求7所述的半导体组件，其中，所述导电区具有一个在上述至少一个有效工作面积中形成的杂质区(25e)和在上述杂质区(25e)上层压的一个第一钛硅化物层(26a)，并且上述接触结构包括一个第二钛硅化物层(28)，地形状分布在上述中间绝缘层(27)的内表面上，并在上述接触孔中形成一个第一凹槽，一个层压在上述第二钛硅化物上的钛氮化物层(29)，用于在上述第一凹槽中形成一个第二凹槽，和一个钨插件(30)，填充在上述第二凹槽之中。9.一种制造半导体组件的工艺，包括如下步骤使一个导电区(25e/26a)和一个绝缘区(24)彼此完全共面；并且形成一个接触结构(28/29/30)保持与上述导电区的...

【专利技术属性】
技术研发人员：松本明，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]