具有分级位线结构的半导体存储器件制造技术

一种半导体存储器包含半导体衬底（１０）、许多子位线对（ＳＢＬ１１、ＳＢＬ１１－ＳＢＬ４４、ＳＢＬ４４）、在子位线对之上的层上形成的主位线对（ＭＢＬ１、ＭＢＬ１）许多选择晶体管、与子位线对交叉的许多字线和许多存储单元。每个选择晶体管相应于一条子位线并具有与其连接的源／漏区（２４）。在选择晶体管另一源／漏区（２２）之上并与存储单元的存储节点（３４）同层形成过渡层（３２、４４、４８、５２、５６）。过渡层通过其下面的接触孔道（３０）与选择晶体管的另一源／漏区连接。过渡层进一步通过在其上面的另一条接触孔道（３６）与该主位线连接。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】
本申请涉及1994.4.17提交的共同未决申请，序号08/226485，与本专利技术共同转让。本专利技术的涉及一种半导体存储器件，尤其是涉及一种改进的具有分级(分隔的)位线结构的动态随机存取存储器(DRAM)。传统的，建议DRAM具有被称为分级位线的结构是为了在小的蕊片面积内实现大的存储容量。例如在日本专利公开No.6349267中已披露在具有分级位线结构的DRAM内，相应于一个主位线对提供许多子位线时，并且通过二个选择晶体管使每个子位线对分别与该主位线对连接。该主位线对是在子位线对层上方的层内形成。在具有分级位线结构的DRAM中，主位线对必须与选择晶体管的源/漏区连接。然而，由于接触孔道的侧表面紧靠选择晶体管的栅极所以形成直接从主位线延伸到选择晶体管的源/漏区的接触孔道是困难的。一般说来，在做像存储节点或像子位线这样的下面层和硅衬底之间的接触时，因为能够使用自对准接触技术所以容易形成小的接触孔道。相反地，在做从像主位线这样的上面层直接与硅衬底接触时，由于不能采用这种技术，所以形成小的接触孔道是不可能的。因为在接触孔道和选择晶体管的栅极之间没有足够的间距所以形成直接从主位线到达选择晶体管的源/漏区的接触孔道是很难做到。此外，由于选择晶体管互相间按规定的间隔形成，所以存储节点排列的周期性易受扰动。当存储节点排列的周期性被干扰时，在存储节点上寄生了不同量值的电容以使存储器电容不一致。为了解决这种问题，在存储单元和选择晶体管之间形成与存储单元具有同样形状的伪单元。然而，如果形成成这样的伪单元，将增加蕊片的面积。更进一步，因为由于寄生电容使主位线对与邻近的主位线对耦合，所以存在这样一个问题，当主位线对中的一条主位线的电位中发生从L(逻辑低)电平向H(逻辑高)电平转换时，在邻近的主位线对中的一条主位线上就产生干扰。基于上述，本专利技术的目的是减小具有分级位线结构的半导体存储器件的蕊片面积。本专利技术的另一个目的是提供一种在具有级位线结构的半导体存储器件中主位线与选择晶体管的源/漏区连接的简易技术。本专利技术的再一个目的是减小在具有分级位线结构的半导体存储器中的主位线对上引起的干扰。根据本专利技术的一种情况，半导体存储器件包含半导体衬底，许多子位线对、主位线对、许多开关部分、许多字线和许多存储单元。许多子位线对是在半导体衬底上形成。主位线对是在许多子位线对的层上面的层内沿着许多子位线对形成。对应于许多子位线对的一条和另一条子位线其中之一条子线提供许多开关部分中的每个开关部分。许多开关部分各一地连接在相应的子位线与主位线对的一条和另一条主位线其中之一条主位线之间。在半导初底上形成与许多子位线相交的许多字线。相应于许多子位线对和许多字线的交点形成许多存储单元。许多存储单元中的每一个存储单元与相应的子位对的一条和另一条子位线其中之一条子位线及相应的字线连接。许多开关部分中每一个开关部分包含一个选择晶体管和一层过渡层。选择晶体管有一个源/漏区。这个源/漏区是在半导体衬底上形成并与相应的子位线连接。过渡层与选择晶管的另一源/漏区和相应的主位线连接并在许多子位线对的层和主位线对的层之间形成。因此，由于在这样的半导体存储器件中选择晶体管的源/漏区通过过渡层与主位线连接所以使连接工艺更容易完成。根据本专利技术的另一种方面，半导体存储器件包含半导体衬底，许多子位线对、一个主位线对、许多选择晶体管、许多字线和许多存储单元。在半导体衬底上形成许多子位线对。主位线对是在许多子位线对层上面的层内沿许多子位线对形成。相应于许多子位线对的一条和另一条子位线其中之一条子位线提供许多选择晶体管中的每个选择晶体管。许多选择晶体管中每个选择晶体管有一个源/漏区。这样的一个源/漏区是在半导体衬底上形成并与相应的子位线连接。许多字线在半导体衬底上形成，并与许多子位线对相交。对应于许多子位线对和许多字线的交点形成许多存储单元。许多存储单元各自与对应的子位线对的一条和另一条子位线其中之一条子位线及对应的字线连接。主位线对在许多选择晶体管中的一个选择晶体管的上方成绞织形。主位线对中的一条和/或另一条主位线包含在其成绞织形部位上的耦合部分。耦合部分分别与二个主位线侧面部分连接，并在二个主位线侧面部分的层和许多子位线对层之间的层上形成。因此，由于主位线对在这种半导体存储器件内的一个选择晶体管上方成绞织形，所以消除了由邻近主位线对引起的干扰。根据本专利技术的又一种情况，半导体存储器件包含半导体衬底、许多子位线对、主位线对，许多选择晶体管、许多字线和许多存储单元。许多子位线对在半导体初底上的成直线。许多子位线对中的每一个子位线对包含一条和另一条子位线。另一条子位线是沿着一条子位线延伸排列并具有一个被安置在远离相对的一条子位线的末端处的未端。主位线对是沿着在半导体的衬底上的子位线对形成并在许多子位线对的一个子位线对中的一条子位线的末端和另一条子位线的末端之间成绞织形。对应于许多子位线对的一条和另一条子位线其中之一条子位线提供许多选择晶体管中的每一个选择晶体管。许多选择晶体管中的每一个选择晶体管与相应的子位线的另一末端及主位线对的一条主位线和另一条主位线其中之一条主位线连接。许多字线是在半导体衬底上形成，与许多子位线对中的一条和另一条子位线相交。相应于许多子位线对中的一条和另一条子位线与许多子位线的交点形成许多存储单元。许多存储单元中每一个存储单元与相应的子位线和相应的字线连接。因此，由于在这种半导体存储器件中主位线对在一条子位线和另一条子位线之间成交织(twisted)形所以能消除由邻近另一主位对引起的干扰。根据下面结合附图所作的本专利技术的详细描述，本专利技术的上述和其他的目的、特点、情况和优点将变得更明显。附图说明图1是表示根据本专利技术实施例1的具有分级位线结构的DRAM的总结构的方框图。图2是表示图1中存储单元阵列的部分结构的电路图。图3是表示图2中区域A所示部分的具体结构的布局图。图4是沿图3中线X-X的横截剖视图。图5是表示本专利技术实施例2的具有分级位线结构的DRAM的部分结构的电路图。图6是表示图5中区域B所示部分的具体结构的布局图。图7是沿图6中线Y-Y的横截剖视图。图8是表示根据本专利技术实施例3的具有分级位线结构的DRAM的部分结构的布局图。图9是表示根据本专利技术实施例4的具有分级位线结构的DRAM的部分结构的电路图。图10是表示如在图9中区域C所示部分的具体结构的布局图。图11是沿图10中线Z-Z的横截剖视图。图12是表示根据本专利技术实施例5的具有分级位线结构的DRAM的部分结构的布局图。图13是表示根据专利技术实施例6的具有分级位线结构的DRAM的部分结构的横截剖视图。现参照附图详细地描述与本专利技术实施例相应的半导体存储器件。相同的标记字母表示图中相同的或对应的部分。图1是表示根据本专利技术实施例1的DRAM总体结构的方框图。参阅图1，这种DRAM包含一个存储单元阵列11，其中许多存储单元被安置在行和列的矩阵中、用于选择存储单元阵列11的一行的行译码器12、用于选择存储单元阵列11的一列的列译码器13、用于放大来自存储单元阵列11的数据的一个读出放大器序列15和用于输入和输出由列译码器13选择的列数据的输入/输出电路14。这种DRAM另外包含一个用于把外部地址信号A1到A12输送到行译码器12本文档来自技高网...

【技术保护点】
一种半导体存储器件，包含：半导体衬底（１０）；在上述的半导体衬底上形成的许多子位线对（ＳＢＬ１１、ＳＢＬ１１－ＳＢＬ１４、ＳＢＬ１４）；在位于上述的许多子位线对之上的层里沿着上述的许多子位线对形成的一个主位线对（ＭＢＬ１、ＭＢＬ１）；每个应于上述的许多子位线对的一条和另一条子位线其中之一的许多开关部分（Ｑａ１１－Ｑａ１４、Ｑｂ１１－Ｑｂ１４），连接在相应的子位线与上述的主位线对的一条和另一条主位线其中之一条主位线之间；在上述的半导体衬底上形成与上述的许多子位线对相交的许多字线（ＷＬ１－ＷＬ６４）；相应于上述的许多子位线对和上述的许多字线的交点形成许多存储单元（ＭＣ），每个与相应的子位线对的一条和另一条子位线其中之一条子位线连接并与相应的字线连接。上述的许多开关部分，每个包含在上述的半导体衬底上形成一个选择晶体管（Ｑａ１１－Ｑａ１４、Ｑｂ１１－Ｑｂ１４）并具有一个与相应的子位线连接的源／漏区；与上述的选择晶体管的另一个源／漏区和相应的主位线连接的过渡层（３２、４４、４８、５２、５６）并在上述的许多子位线对的层和上述主位线对的层之间形成。２．如权利要求１的半导体存储器件，其中上述的许多存储单元每个包含具有在与上述的过渡层同层上形成存储节点电极（３４）的叠层电容器。...

【技术特征摘要】
JP 1995-2-22 33918/951.一种半导体存储器件，包含半导体衬底(10)；在上述的半导体衬底上形成的许多子位线对(SBL11、SBL11-SBL14、SBL14)；在位于上述的许多子位线对之上的层里沿着上述的许多子位线对形成的一个主位线对(MBL1、MBL1)；每个应于上述的许多子位线对的一条和另一条子位线其中之一的许多开关部分(Qa11-Qa14、Qb11-Qb14)，连接在相应的子位线与上述的主位线对的一条和另一条主位线其中之一条主位线之间；在上述的半导体衬底上形成与上述的许多子位线对相交的许多字线(WL1-WL64)；相应于上述的许多子位线对和上述的许多字线的交点形成许多存储单元(MC)，每个与相应的子位线对的一条和另一条子位线其中之一条子位线连接并与相应的字线连接。上述的许多开关部分，每个包含在上述的半导体衬底上形成一个选择晶体管(Qa11-Qa14、Qb11-Qb14)并具有一个与相应的子位线连接的源/漏区；与上述的选择晶体管的另一个源/漏区和相应的主位线连接的过渡层(32、44、48、52、56)并在上述的许多子位线对的层和上述主位线对的层之间形成。2.如权利要求1的半导体存储器件，其中上述的许多存储单元每个包含具有在与上述的过渡层同层上形成存储节点电极(34)的叠层电容器。3.如权利要求2的半导体存储器件，其中上述的过渡层具有与上述的存储节点电极大体上一样的形状。4.如权利要求1的半导体存储器件，其中上述的主位线对成交织形。5.如权利要求1的半导体存储器件，其中上述的主位线对是在上述的许多开关部分的一个开关部分之上成交织形。6.一种半导体存储器件，包含半导体衬底(10)；在上述的半导体衬底上形成成直线的许多子位线对(SBL11、SBL11-SBL14、SBL14)，每个包含一条子位线(SBL11-SBL14)；和沿上述的一条子位线的延伸放置的其末端远离相对的上述的一条子位线的末端的另一条子位线(SBL11-SBL14)；在上述的许多子位线的晶层上面的晶层里沿上述的许多子位线对形成的主位线对(MBL1、MBL1)；每个对应于上述的许多子位线对的一条和另一条子位线其中之一条子位线的许多开关部分(Qa11-Qa14、Qb11-Qb14)，连接在相应的子位线与上述的主位线对的一条和另一条主位线其中之一条主位线之间；在上述的半导体衬底上形成的与上述的许多子位线对中的一条和另一条子位线相交的许多字线(WL1、WL64)；和相应于上述的许多子位线对的一条和另一条子位线与上述的许多字线的交点设置的许多存储单元(MC.)，每个存储单元与相应的子位线和相应的字线连接，上述的许多开关部分每个包含在上述的半导体衬底上形成具有一个与相应的子位线连接的源/漏区的选择晶体管(Qa11-Qa14、Qb11-Qb14)；和与上述的选择晶体管另一源/漏区和相应的主位线连接的并在上述的许多位线对的晶层和上述的主位线对的晶层之间形成的过渡层(32、44、48、52、56)。7.如权利要求6的半导体存储器件，其中上述的许多存储单元每个包含具有在与上述的过渡层同一晶层上形成存储节点电极(34)的叠层电容器。8.如权利要求7的半导体存储器件，其中上述的过渡层具有与上述的存储节点电极大体上相同的形状。9.一种半导体存储器件，包含半导体衬底(10)；在上述的半导体衬底上形成的许多子位线对(SBL11、SBL11-SBL14、SBL14)；在上述的许多子位线对的晶层上面的结层电沿上述的许多子...

【专利技术属性】
技术研发人员：鹤田孝弘，筑出正树，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]