半导体存储器制造技术

不改变间歇时间特性来降低刷新时的功耗。内部行地址信号（刷新地址信号）由刷新动作计数器１７产生，并输入至行译码器１２。在通常刷新动作的情况下，由于刷新地址计数器１７根据触发信号按照顺序使内部行地址信号增１，故所有的存储单元的数据被刷新。在本发明专利技术的低消耗电流刷新动作的情况下，由于构成内部地址信号的多个位之内的至少１位的值被固定，故刷新动作得以仅仅对于那些预先确定的刷新区域内的存储单元进行。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及可以用低功耗保持数据的动态随机存取存储器(以下，叫做DRAM)。
技术介绍
在DRAM中，为了长时间保持数据必须要进行刷新动作。DRAM的刷新动作，一般地说，具有根据来自芯片外部的触发信号进行的刷新动作(自动刷新动作)和在芯片内部产生触发信号的刷新动作(自我刷新)。以64兆位(Mb)的同步DRAM为例，必须在64ms期间，把4096次的触发信号(自动刷新指令)输入到芯片内部，必须在该期间内对64兆位的所有的存储单元进行刷新动作。换句话说，结果变成为从特定的存储单元被刷新后到该特定存储单元再次被刷新为止，存在着最长64ms的时间间隔。即，作为存储单元，至少在该64ms的期间，数据要确实地可以继续保持这一特性(间歇时间特性)是必不可少的。然而，通常，刷新要一行一行地进行，在一次的刷新动作中可以对一行之内的存储单元的数据用读出放大器进行刷新。这里设存储单元阵列的存储容量为n位(常数)，设用一次的刷新动作可以刷新的存储单元的个数为m位(常数)，并设刷新间隔为tR秒，则每一单位时间的刷新动作的次数N可以用下式表示N＝n/(m×tR)…(1)就是说，倘假定刷新所耗费的消耗电流在所有的存储单元中是相同的，而且一次的刷新动作所耗费的消耗电流恒定，则为了降低刷新动作所耗费的全部消耗电流，只要加长刷新间隔tR，减少单位时间内的刷新动作的次数即可。例如，在自我刷新动作中，就变成为使得在芯片内部可以自由地选择刷新间隔tR。此外，在使用具有自我刷新功能的DRAM的状况下，要重视减少自我刷新时的消耗电流。为此，在这样的DRAM的情况下，刷新间隔tR，在存储单元的特性(间歇时间特性)的允许范围内，要控制为尽可能地长。具体地说，若设存储单元的间歇时间特性为64ms，则自我刷新时的刷新间隔tR，就可以设定为本身为可以设定的最大值的64ms。同样，若设存储单元的间歇时间特性为128ms，则自我刷新时的刷新间隔tR就可以设定为128ms。这样一来，在存储单元的间歇时间特性为128ms的情况下，与为64ms的情况下比较，单位时间内的刷新动作的次数的N值就可以变成为一半，其结果是刷新动作所消耗的全部消耗电流也可以变成为一半。
技术实现思路
单位时间内的刷新动作的次数N，可以上述式(1)表示。这样一来，为要减少刷新动作所耗费的全部消耗电流，在存储单元的间歇时间特性允许的范围内，只要尽可能地加长刷新间隔tR，减少单位时间内的刷新动作的次数N即可。但是，刷新间隔tR受存储单元的间歇时间特性限制。即，为了加长刷新间隔tR，就必须改善存储单元的间歇时间特性。然而，要大幅度地改善存储单元的间歇时间特性，大幅度地削减刷新时的消耗电流，在器件构造上是非常困难的。本专利技术就是为解决这样的问题而专利技术的，其目的在于减少单位时间内的刷新动作的次数，来削减刷新时的消耗电流而无须改变存储单元的间歇时间特性。为实现上述目的，本专利技术的半导体存储器，具备存储单元阵列；在进行刷新动作时，产生对上述存储单元阵列的行进行选择的内部地址信号的信号产生电路；在进行上述刷新动作时，用来根据第1控制信号，固定构成上述内部地址信号的多位之内的至少一位的值，选择具有比上述存储单元阵列的存储容量还小的存储容量的刷新区域内的行的控制电路。此外，本专利技术的半导体存储器，具备存储单元阵列在进行刷新动作时，产生对上述存储单元阵列的行进行选择的内部地址信号的信号产生电路；在进行上述刷新动作时，用来根据第1控制信号，选择具有比上述存储单元阵列的存储容量还小的存储容量的刷新区域内的行的控制电路；决定进行刷新的定时的刷新定时器，在选择上述刷新区域内的行的情况下，上述刷新定时器，改变进行上述刷新的定时，改变选择上述刷新区域内的行的定时。此外，本专利技术的半导体存储器，具备存储单元阵列在进行刷新动作时，产生对上述存储单元阵列的行进行选择的内部地址信号的信号产生电路；在进行上述刷新动作时，用来根据第1控制信号，固定构成上述内部地址信号的多位之内的至少一位的值，选择具有比上述存储单元阵列的存储容量还小的存储容量的刷新区域内的行的控制电路；决定进行刷新的定时的刷新定时器，在选择上述刷新区域内的行的情况下，上述刷新定时器，改变进行上述刷新的定时，改变选择上述刷新区域内的行的定时。在上述刷新区域的存储容量为上述存储单元阵列的存储容量的1/2n的情况下，固定上述内部地址信号的高位n位的值。在上述刷新区域的存储容量为上述存储单元阵列的存储容量的1/2n的情况下，使选择上述刷新区域内的行的间隔变成为2n倍。上述刷新区域可以用存储在芯片内的存储器器件中的数据预先决定。仅仅选择上述刷新区域内的行的功能，用第2控制信号使之变成为有效。在上述刷新动作时，可以根据上述第1控制信号，在选择上述存储单元阵列的所有行的模式和仅仅选择上述刷新区域内的行的模式等两种模式中选择任何一种模式。上述第1控制信号，可以在芯片的外部产生或者在芯片内部产生。上述半导体存储器可以在便携式电子设备中使用。本专利技术的存储器系统，具备上边所说的半导体存储器和把上述第1控制信号提供给上述半导体存储器的CPU。附图说明图1的框图示出了本专利技术的半导体存储器的主要部分。图2示出了通常的刷新模式中的刷新区域。图3示出了本专利技术的刷新模式中的刷新区域的一个例子。图4示出了本专利技术的刷新模式中的刷新区域的另外一个例子。图5示出了本专利技术的控制电路的电路例。图7的波形图示出了图5和图6的控制电路的动作。图8示出了本专利技术的刷新地址计数器的电路例。图9示出了图8的计数器的第1级单元的电路例。图10示出了图8的计数器的第2级单元的电路例。图11示出了图8的计数器的第3级单元的电路例。图12示出了图8的计数器的第3级以后的单元的电路例。图13示出了使用具有本专利技术的刷新功能的存储器芯片的系统的一个例子。具体实施例方式以下，边参看附图边详细地对本专利技术的半导体存储器进行说明。首先，说明本专利技术的概要。单位时间内的刷新动作的次数N，可以用上述式(1)表示。在上述式(1)中，存储单元阵列的存储容量n和用一次的刷新动作可以刷新的存储单元的个数m，由于都是固定值(DRAM的存储容量和一次的刷新动作所耗费的消耗电流是恒定的)，故要想减少单位时间内的刷新动作的次数N，只有加长刷新间隔tR。但是刷新间隔tR受限于存储单元的间歇时间特性，现实地说，就像在前边已经说过的那样，加长刷新间隔tR是非常困难的。于是，在本专利技术中，着眼于存储单元阵列的存储容量n。就是说，只要减少存储单元的存储容量n，就可以减少单位时间内的刷新动作的次数N，就可以削减刷新时的消耗电流而无须改变存储单元的间歇时间特性。然而，由于减小存储单元阵列的存储容量n，意味着减小可以在存储单元阵列中存储的数据量，故是不能令人满意的。于是，在本专利技术中，作成为把存储单元阵列分成多个区域，使得可以从存储单元阵列的多个区域中选择成为刷新动作的对象的区域而不改变存储单元阵列的存储容量n。就是说，在本专利技术中，采用仅仅对存储单元阵列的多个区域中的至少一个区域，进行刷新动作的办法，就可以得到减小上述式(1)的存储容量n同样的效果，就可以减少在刷新动作中所耗费的整个消耗电流。通俗易懂地说，上述式(1)，可以改写如下。N＝n refresh/(m×tR)…(2)其中，n 本文档来自技高网...

【技术保护点】
一种半导体存储器，其特征是具备：存储单元阵列；在进行刷新动作时，产生对上述存储单元阵列的行进行选择的内部地址信号的信号产生电路；在进行上述刷新动作时，用来根据第１控制信号，固定构成上述内部地址信号的多位之内的至少一位的值，选择具有比上述存储单元阵列的存储容量还小的存储容量的刷新区域内的行的控制电路。

【技术特征摘要】
JP 2000-10-27 329264/20001.一种半导体存储器，其特征是具备存储单元阵列；在进行刷新动作时，产生对上述存储单元阵列的行进行选择的内部地址信号的信号产生电路；在进行上述刷新动作时，用来根据第1控制信号，固定构成上述内部地址信号的多位之内的至少一位的值，选择具有比上述存储单元阵列的存储容量还小的存储容量的刷新区域内的行的控制电路。2.一种半导体存储器，其特征是具备存储单元阵列；在进行刷新动作时，产生对上述存储单元阵列的行进行选择的内部地址信号的信号产生电路；在进行上述刷新动作时，用来根据第1控制信号，选择具有比上述存储单元阵列的存储容量还小的存储容量的刷新区域内的行的控制电路；决定进行刷新的定时的刷新定时器，在选择上述刷新区域内的行的情况下，上述刷新定时器，改变进行上述刷新的定时，改变选择上述刷新区域内的行的定时。3.一种半导体存储器，其特征是具备存储单元阵列；在进行刷新动作时，产生对上述存储单元阵列的行进行选择的内部地址信号的信号产生电路；在进行上述刷新动作时，用来根据第1控制信号，固定构成上述内部地址信号的多位之内的至少一位的值，选择具有比上述存储单元阵列的存储容量还小的存储容量的刷新区域内的行的控制电路；决定进行刷新的定时的刷...

【专利技术属性】
技术研发人员：吉田宗博，新矢宽，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]