【技术实现步骤摘要】
本专利技术是在单一芯片上混合装载了同步动态随机存储器(以下称为SDRAM)核心和逻辑电路的半导体集成电路装置，本专利技术涉及实现SDRAM核心和逻辑电路间的高速存取的半导体集成电路以及既实现SDRAM核心和逻辑电路间的高速存取、又可从外部端子直接测试SDRAM核心单元的半导体集成电路装置及其测试方法。近年来，半导体集成电路正经历着目标在于实现高集成化/高速化的技术革新。由于将该技术应用于制造DRAM等的半导体存储器、微处理器等的半导体逻辑电路装置等的半导体产品，所以该技术是使各半导体装置的制造达到最佳化的技术趋势的延伸。即，虽然是相同的半导体装置，但具有不同的制造技术，故为了在单一半导体芯片上混合装载半导体存储器和半导体逻辑电路装置，还存在许多课题。在这些课题中，与解决高集成化/高速化这样的普遍的课题相比，需要将注意力集中于怎样在单一芯片上进行制造这样的在现有技术的延伸中不能解决的新的课题，目前的情况是前者的课题正逐渐得到解决。本专利技术是要解决后者的课题，该课题是使单一半导体芯片上混合装载了半导体存储器和半导体逻辑电路装置的半导体集成电路装置达到高速化。附...
【技术保护点】
一种在单一半导体芯片上集成了逻辑电路和同步动态随机存取存储器的半导体集成电路装置，其特征在于： 具有： 输入从所述逻辑电路被输出的所述同步动态随机存取存储器的外部控制信号的同步动态随机存取存储器控制电路１０３；和 输入所述同步动态随机存取存储器控制电路的输出信号的所述同步动态随机存取存储器的核心部分１０４， 所述同步动态随机存取存储器控制电路１０３的输出信号是控制所述同步动态随机存取存储器的核心部分的内部控制信号， 所述同步动态随机存取存储器控制电路１０３处理所述同步动态随机存取存储器的核心部分的输出１１３。
【技术特征摘要】
JP 1997-4-4 86600/971.一种在单一半导体芯片上集成了逻辑电路和同步动态随机存取存储器的半导体集成电路装置，其特征在于具有输入从所述逻辑电路被输出的所述同步动态随机存取存储器的外部控制信号的同步动态随机存取存储器控制电路103；和输入所述同步动态随机存取存储器控制电路的输出信号的所述同步动态随机存取存储器的核心部分104，所述同步动态随机存取存储器控制电路103的输出信号是控制所述同步动态随机存取存储器的核心部分的内部控制信号，所述同步动态随机存取存储器控制电路103处理所述同步动态随机存取存储器的核心部分的输出113。2.如权利要求1所述的半导体集成电路装置，其特征在于具有选择装置241，它选择从外部端子210输入的第1信号和从所述同步动态随机存取存储器的控制电路103输出的第2信号，并作为输入到所述同步动态随机存取存储器的核心部分104的内部控制信号而输出；所述选择装置241具有第1模式，它选择从外部端子210输入的第1信号并可从半导体集成电路装置的外部直接测试所述核心部分；第2模式，它选择从所述同步动态随机存取存储器的控制电路103被输出的第2信号。3.如权利要求1所述的半导体集成电路装置，其特征在于具有同步化装置251，它将从外部端子输入的所述同步动态随机存取存储器的核心部分的测试内部控制信号进行时钟同步；和选择装置241，它选择从所述同步化装置251输出的第1信号和从所述同步动态随机存取存储器的控制电路103输出的第2信号，并作为输入到所述同步动态随机存取存储器的核心部分104的内部控制信号而输出；所述选择装置241具有第1模式，它选择从所述同步化装置251输出的第1信号；第2模式，它选择从所述同步动态随机存取存储器的控制电路103输出的第2信号。4.如权利要求1所述的半导体集成电路装置，其特征在于具有指令译码器240，它将从外部端子输入的外部控制信号译码为所述同步动态随机存取存储器的核心部分的内部控制信号；和选择装置241，它选...
【专利技术属性】
技术研发人员：畠中真，山崎彰，富嶋茂树，山形整人，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]
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