非易失性半导体存储器制造技术

存储单元晶体管（ＭＴ）将其漏极与对应的副位线（ＳＢＬ）连接。在编程工作中，将所选择的副位线（ＳＢＬ）连接到编程主位线（ＰＭＢＬ１）上。在读出工作中，将所选择的副位线（ＳＢＬ）与双极型晶体管（ＢＴ１）的基极连接，使所选择的存储单元晶体管的沟道电流作为基极电流流过。双极型晶体管（ＢＴ１）放大该基极电流，并控制渡过读出主位线（ＲＭＢＬ１）的电流。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及非易失性半导体存储器，特别涉及在低电源电压的条件下，对存储单元进行数据的写入及擦除，而且从存储单元读出数据的非易失性半导体存储器。近年来，作为非易失性半导体存储器之一种的快速存储器，由于其制造成本比动态随机存取存储器(DRAM)便宜，所以期待着将其作为下一代的存储器件。图59是表示现有的NOR型快速存储器的存储单元阵列5000的结构的电路图。存储单元阵列5000中排列多条字线WL及多条位线BL。在图59中，有代表性地示出了字线WL1、WL2、WL3、…及位线BL1、BL2、BL3、…。存储单元QC设在字线WL和位线BL的各交点处。存储单元QC由浮置型MOS晶体管构成。现在说明构成存储单元的存储单元晶体管的结构。图60是说明非易失性半导体存储器的存储单元晶体管的结构用的剖面示意图。如图60所示，存储单元晶体管具有在p型半导体衬底1的主表面上形成的n型源区2及n型漏区3；在夹在该源区2及漏区3之间的沟道区的上方、将隧道氧化膜4夹在中间形成的浮栅电极5；以及在该浮栅电极5的上方将绝缘膜6夹在中间形成的控制栅电极7。各存储单元晶体管的源区2及漏区3是将在浮栅电极5及控制栅电极7的侧壁上形成的侧壁绝缘膜9作为掩模，通过离子注入形成的。参照图59及图60，在各存储单元中源线SL连接在源区2上。位线BL连接在漏区3上。字线WL连接在控制栅电极7上。源漏之间的导电度(沟道电导)随着加在控制栅电极7上的电位的变化而变化。将通过增加控制栅电极7的电位而使电流开始在源漏之间流动的控制栅电极7的电位称为阈值。该阈值随着电子在浮栅电极5上的蓄积而增加。存储单元晶体管通过改变浮栅电极5的带电状态来存储信息。另外，浮栅电极5由于利用绝缘膜与外部非导电性地阻断，所以能非易失性地存储信息。其次，简单地说明NOR型快速存储器的读出工作、写入工作及擦除工作。在写入工作中，通过沟道热电子注入，将电子注入浮栅电极。因此，存储单元晶体管的阈值Vth从阈值低的一侧向阈值高的一侧变化。在擦除工作中，利用源或漏的栅电极边缘处的FN(福勒-诺德海姆)隧道现象，将电子从浮栅电极拉出。因此，阈值Vth从阈值高的一侧向阈值低的一侧变化。在读出工作中，将1V左右的电压加在所选择的位线BL上，将外部电源电压Vcc供给所选择的字线WL，根据电流是否流过所选择的字线WL和所选择的位线BL的交点处的存储单元晶体管的源漏之间来读出信息。图61～图62是NOR型快速存储器的阈值电压分布图。如图61所示，在NOR型快速存储器的情况下，将阈值Vth比外部电源电压Vcc(5V)高的状态称为写入状态，将阈值Vth比外部电源电压Vcc(5V)低的状态称为擦除状态。在NOR型快速存储器中，进行1位1位地写入，且进行全部位一并地或对包含在规定的每个块中的位一并地同时擦除。因此，擦除状态的阈值分布比写入状态的阈值分布宽。但是，如图62所示，如果使用现行的3.3伏的外部电源电压Vcc，则发生阈值电压Vth在1.5伏以下的所谓过擦除单元。图63是说明快速存储器中的过擦除单元的问题用的电路图。如图63所示，在读出与位线BL连接的存储单元QC1的数据的情况下，与同一位线BL连接的存储单元QC2、QC3、QC4、…成为过擦除单元。为了读出存储单元QC1的数据，将1V左右的电压加在位线BL上。另外将外部电源电压Vcc加在与存储单元QC1连接的字线WL1上。这时，虽然分别与存储单元QC2、QC3、QC4、…连接的字线WL2、WL3、WL4、…的电位是0V，但漏泄电流io也通过各过擦除单元流到位线BL。其结果，虽然呈选择状态的存储单元QC1为写入状态，电流本来不流过存储单元QC1，但从外部将其断定呈擦除状态。因此，这样的过擦除单元的存在成为快速存储器工作上的致命缺陷。其次，说明将位线分成各个区段的DINOR(Divided Bit lineNOR)型快速存储器。在“非易失性半导体存储器(特愿平8-116297号)”中公开了DINOR型快速存储器的内容。以下简单地说明其内容。图64是表示现有的DINOR型快速存储器的存储单元阵列6000的结构的电路图。如图64所示，存储单元阵列6000包括两个存储单元阵列块BLKO及BLK1。在图64中有代表性地示出了1个存储单元阵列块BLKO或BLK1各自的4个存储单元晶体管MC。存储单元阵列块BLKO包括漏极分别连接在副位线SBL1上的存储单元晶体管MC1a及MC1b；漏极分别连接在副位线SBL2上的存储单元晶体管MC2a及MC2b；对主位线BL1和副位线SBL1的连接进行通断的选择门SG1；以及对主位线BL2和副位线SBL2的连接进行通断的选择门SG2。存储单元晶体管MC1a及MC2a的控制栅电极都连接在字线WL1上，存储单元晶体管MC1b及MC2b的控制栅电极连接在字线WL2上。同样，存储单元阵列块BLK1包括漏极分别和副位线SBL3连接的存储单元晶体管MC3a及MC3b，以及漏极分别和副位线SBL4连接的存储单元晶体管MC4a及MC4b。另外，存储单元阵列块BLK1还包括对主位线BL1和副位线SBL3的连接进行通断的选择门SG3，以及对主位线BL2和副位线SBL4的连接进行通断的选择门SG4。存储单元晶体管MC3a及MC4a的控制栅电极都连接在字线WL3上，存储单元晶体管MC3b及MC4b的控制栅电极都连接在字线WL4上。在DINOR型快速存储器中，对存储单元的写入、擦除及读出工作是通过使对应的选择门SG通断而选择了对应的存储单元阵列块之后进行的。另外，存储单元MC由浮栅型MOS晶体管构成。其次，说明DINOR型快速存储器的擦除工作、写入工作。图65是外部电源电压Vcc为3.3V时的DINOR型快速存储器的存储单元的阈值电压分布图。在擦除工作中，利用在沟道全部表面上的FN隧道现象，一并注入浮栅电极的电子。因此，阈值电压Vth从低阈值电压侧向高阈值电压侧变化。在写入工作中，利用漏极边缘处的FN隧道现象，拉出电子。即，在DINOR型快速存储器中，使低阈值分布侧为写入状态，使高阈值分布侧为擦除状态。另外，在DINOR型快速存储器中，由于将脉冲电压加在每1位上，反复进行拉出电子、再进行阈值的验证的工作(检验)，所以使低阈值侧的分布变窄。其结果，低阈值侧分布的最下限为1.5V以上，实现了使用3.3V的外部电源电压Vcc的工作。可是，在非易失性半导体存储器中，还存在要求低压工作、低消耗功率工作、以及高速读出工作的趋势。图66是外部电源电压Vcc为1.8时的DINOR型快速存储器的存储单元的阈值分布图。如图66所示，如果外部电源电压Vcc为现行的3.3V以下(例如1.8伏)，则低阈值侧的最下限为1.5V以下，会发生所谓的过写入单元。其结果，可以认为即使具有DINOR型快速存储器的上述技术，但难以实现直接使用外部电源电压Vcc的读出工作。为了解决该问题，可以考虑一种在读出工作时将低压化了的外部电源电压Vcc上升到现行的电压电平(3.3V)左右，将该升压后的电压加在字线上的装置。可是，如果采用该装置，则升压时需要时间，读出工作变慢。另外升压工作时消耗功率增大。再者，存在用3.3V工作的电路增多，减少了因电压降低到1.8V所产生的降低消耗功率的效果本文档来自技高网...

【技术保护点】
一种在半导体衬底上形成的非易失性半导体存储器，其特征在于： 备有包括配置成行列状的多个存储单元的存储单元阵列， 上述存储单元阵列被分割成包括配置成第一多个行及第二多个列的多个存储单元的多个块， 且备有： 在上述多个块中的对应于上述存储单元的列设置的多条第一主位线； 在上述多个块中的对应于上述存储单元的列设置的多条第二主位线； 在上述多个块的每一个中，分别对应于上述第二多个列设置的副位线组； 在上述多个块中的分别对应于上述存储单元的行设置的多条字线；以及 分别对应于上述副位线和上述字线的交点设置的多个存储单元， 上述各存储单元包括存储单元晶体管， 上述存储单元晶体管有： 在上述半导体衬底的第一导电型的主表面上形成的第二导电型的源区及上述第二导电型的漏区； 被夹在上述源区和上述漏区之间的沟道区； 在上述沟道区的上方将氧化膜夹在中间形成的电荷蓄积电极；以及 在上述电荷蓄积电极的上方将绝缘膜夹在中间形成的控制电极， 上述存储单元晶体管的漏区与对应的副位线连接， 上述控制电极由对应的字线控制电位， 还备有： 设在每个对应的上述块中、配置成在上述非易失性半导体存储器的读出工作中通过所选择的副位线将流过所选择的存储单元晶体管的上述源区和上述漏区之间的电流作为基极电流接收并放大、控制在对应的第一主位线中流动的电流的多个双极型晶体管； 在上述非易失性半导体存储器的写入工作中有选择地将上述副位线和对应的第二主位线连接起来，在读出工作中有选择地将上述副位线和对应的上述双极型晶体管的基极连接起来的连接装置； 在上述读出工作中根据来自外部的地址信号，选择对应的上述副位线、上述主位线及字线的存储单元选择装置； 根据流过上述所选择的第一主位线的电流值，读出上述所选择的存储单元的数据的数据读出装置；以及 在上述写入工作中将电子注入存储单元晶体管的上述电荷蓄积电极、或拉出电子的写入装置。...

【技术特征摘要】
JP 1997-9-5 241485/971．一种在半导体衬底上形成的非易失性半导体存储器，其特征在于备有包括配置成行列状的多个存储单元的存储单元阵列，上述存储单元阵列被分割成包括配置成第一多个行及第二多个列的多个存储单元的多个块，且备有在上述多个块中的对应于上述存储单元的列设置的多条第一主位线；在上述多个块中的对应于上述存储单元的列设置的多条第二主位线；在上述多个块的每一个中，分别对应于上述第二多个列设置的副位线组；在上述多个块中的分别对应于上述存储单元的行设置的多条字线；以及分别对应于上述副位线和上述字线的交点设置的多个存储单元，上述各存储单元包括存储单元晶体管，上述存储单元晶体管有在上述半导体衬底的第一导电型的主表面上形成的第二导电型的源区及上述第二导电型的漏区；被夹在上述源区和上述漏区之间的沟道区；在上述沟道区的上方将氧化膜夹在中间形成的电荷蓄积电极；以及在上述电荷蓄积电极的上方将绝缘膜夹在中间形成的控制电极，上述存储单元晶体管的漏区与对应的副位线连接，上述控制电极由对应的字线控制电位，还备有设在每个对应的上述块中、配置成在上述非易失性半导体存储器的读出工作中通过所选择的副位线将流过所选择的存储单元晶体管的上述源区和上述漏区之间的电流作为基极电流接收并放大、控制在对应的第一主位线中流动的电流的多个双极型晶体管；在上述非易失性半导体存储器的写入工作中有选择地将上述副位线和对应的第二主位线连接起来，在读出工作中有选择地将上述副位线和对应的上述双极型晶体管的基极连接起来的连接装置；在上述读出工作中根据来自外部的地址信号，选择对应的上述副位线、上述主位线及字线的存储单元选择装置；根据流过上述所选择的第一主位线的电流值，读出上述所选择的存储单元的数据的数据读出装置；以及在上述写入工作中将电子注入存储单元晶体管的上述电荷蓄积电极、或拉出电子的写入装置。2．根据权利要求1所述的非易失性半导体存储器，其特征在于上述存储单元选择装置包括根据外部地址信号，选择对应的字线的行选择装置；以及根据外部地址信号，选择对应的主位线及副位线的列选择装置，上述连接装置包括由上述列选择装置控制、在读出工作中有选择地连接上述副位线和上述对应的双极型晶体管的基极的第一内部连接装置；以及由上述列选择装置控制、在写入工作中有选择地连接上述副位线和上述第二主位线的第二内部连接装置。3．根据权利要求1所述的非易失性半导体存储器，其特征在于上述存储单元选择装置包括根据外部地址信号，选择对应的字线的行选择装置；以及根据外部地址信号，选择对应的主位线及副位线的列选择装置，上述连接装置包括共同设在上述副位线组上的块布线；由上述列选择装置控制、有选择地连接上述副位线和上述块布线的第一内部连接装置；由上述列选择装置控制、在读出工作中有选择地连接上述块布线和上述对应的双极型晶体管的基极的第二内部连接装置；以及由上述列选择装置控制、在写入工作中有选择地将上述块布线和上述第二主位线连接起来的第三内部连接装置。4．一种在半导体衬底上形成的非易失性半导体存储器，其特征在于备有包括配置成行列状的多个存储单元的存储单元阵列，上述存储单元阵列被分割成分别包括配置成第一及第二列、以及第一多个行的多个存储单元的多个块，且备有设在每个上述块中的多条主位线；与每个上述块中包括的列对应设置的第一及第二副位线；在上述多个块中的分别对应于上述存储单元的行设置的多条字线；以及分别对应于上述第一及第二副位线和上述字线的交点设置的多个存储单元，上述各存储单元包括存储单元晶体管，上述存储单元晶体管具有在上述半导体衬底的第一导电型的主表面上形成的第二导电型的源区及上述第二导电型的漏区；被夹在上述源区和上述漏区之间的沟道区；在上述沟道区的上方将氧化膜夹在中间形成的电荷蓄积电极；以及在上述电荷蓄积电极的上方将绝缘膜夹在中间形成的控制电极，上述存储单元晶体管的漏区与对应的副位线连接，上述控制电极由对应的字线控制电位，还备有设在每条对应的上述第一及第二副位线上，在读出工作中，通过所选择的第一或第二副位线将流过所选择的存储单元晶体管的上述源区和上述漏区之间的电流作为基极电流接收并放大的第一及第二双极型晶体管；在上述非易失性半导体存储器的读出工作中，有选择地使之连接，以便由上述双极型晶体管放大的电流流过对应的主位线，在上述非易失性半导体存储器的写入工作中，使与所选择的第一或第二副位线对应的双极型晶体管的发射极一基极之间短路，而且使上述所选择的主位线和所选择的第一或第二副位线连接起来的连接装置；在上述非易失性半导体存储器的读出工作中根据来自外部的地址信号，选择对应的上述第一或第二副位线、上述主位线及字线的存储单元选择装置；根据流过上述所选择的主位线的电流值，读出上述所选择的存储单元的数据的数据读出装置；以及在上述写入工作中将电子注入存储单元晶体管的上述电荷蓄积电极、或拉出电子的写入装置。5．根据权利要求4所述的非易失性半导体存储器，其特征在于上述第一及第二双极型晶体管分别配置在相对的二侧而将上述第一及第二副位线夹在中间，上述连接装置包括对应于上述第一双极型晶体管、设置成串联连接在对应的主位线和上述第一副位线之间，由上述存储单元选择装置控制的第一及第二开关装置；以及对应于上述第二双极型晶体管、设置成串联连接在对应的主位线和上述第二副位线之间，由上述存储单元选择装置控制的第三及第四开关装置，上述第一及第三开关装置各自具有与上述对应的主位线连接的一端，上述第二开关装置具有与上述第一双极型晶体管的发射极及上述第一开关装置的另一端连接的一端；以及与上述第一双极型晶体管的基极及上述第一副位线连接的另一端，上述第四开关装置具有与上述第二双极型晶体管的发射极及上述第三开关装置的另一端连接的一端；...

【专利技术属性】
技术研发人员：大中道崇浩，味香夏夫，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]