制作双电压金属氧化物半导体晶体管的方法技术

一种制作双金属氧化物半导体晶体管的方法，包括下列步骤：进行一第一离子注入，以在基底中、第一多晶硅栅极与第二多晶硅栅极之外形成多个轻掺杂区；形成一光致抗蚀剂层，暴露出预定的高电压晶体管；进行一第二离子注入，以形成多个缓冲层与高电压晶体管的轻掺杂区重叠，该第二离子注入是采用大角度倾斜技术；去除光致抗蚀剂层；在形成第一间隙壁和第二间隙壁；以及进行第三离子注入，以形成多个重掺杂的源极与漏极区域。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种金属氧化物半导体(Metal Oxide Semiconductor；MOS)晶体管的制作，特别是涉及一种双电压金属氧化物半导体晶体管的制作。目前在深次微米的应用上有朝向于双操作电压的倾向。由于通道长度的刻度缩小，使得核心元件的操作电压低于输出与输入元件的操作电压。然而，目前的制作工艺所面临的主要障碍来自于元件在高电压与低电压下的运行结果无法同时令人满意。尤其是高电压元件常无法符合可靠性的要求。附图说明图1A至图1E是传统双电压金属氧化物半导体晶体管的制作流程图。请参照图1A，起始材料为具有轻掺杂(约5×1014到1×1016原子/立方厘米)的<100>硅基底100。在硅基底100上欲形成有源区与场区。可在硅基底100上覆盖一层厚的氧化物，利用区域氧化(Local Oxidation)工艺选择性地氧化场区102。或选择另一种方法，以浅沟渠隔离(shallowtrenchisolation)的技术限定有源区。n井可以利用光掩模覆盖于p型基底100而露出预定n井的区域，再将n型掺杂物注入p型基底100而制得。请参照图1B，在基底100上成长第一个栅极氧化层。再经由部分蚀刻该栅极氧化层，只在欲形成高电压n型金属氧化物半导体(High Voltage n-typeMetal Oxide Semiconductor；HV NMOS)的基底表面上留下栅极氧化层。此栅极氧化层为104a。接着进行另一个栅极氧化层的形成工艺，以生成一栅极氧化层106。其覆盖第一个栅极氧化层104a以及欲形成低电压n型金属氧化物半导体(Low Voltage n-type Metal Oxide Semiconductor；LV NMOS)的部分硅基底100表面。因此，高电压NMOS的栅极氧化层是由第一个栅极氧化层104a与覆盖其上的栅极氧化层106共同组成的。所以，其厚度大于低电压NMOS栅极氧化层的厚度。请参照图1C，以化学气相沉积法(CVD)将厚度约为0.1-0.3μm的多晶硅沉积于整个基底100之上。基于均一性、纯度与经济的考虑，选择以低压化学气相沉积(LPCVD)的方法作为沉积多晶硅的主要技术。接着，以光掩模保护要形成栅极的区域，在光致抗蚀剂曝光与显影之后，将多晶硅层蚀刻，例如利用干式蚀刻。于是在HV NMOS形成一栅极108,LV NMOS形成一栅极110。通常HV NMOS的栅极108的长度比LV NMOS的栅极110的长度宽。由于目前漏极结构MOS的通道长度趋于越来越小，严重的热载子效应将会造成无法接受的性能变坏。为了克服这一问题，另一个替代的漏极结构---轻掺杂漏极(LDD)为较好的选择。由于图1D只绘示出NMOS，因此只叙述NMOS LDD的制作工艺。请参照图1D，绘示NMOS LDD结构的形成图。首先利用光致抗蚀剂掩模覆盖PMOS，再藉由至少二次的离子注入方式以形成HV MOS与LVMOS的漏极。而该二次离子注入的方法在栅极侧壁的间隙壁形成前与形成后进行。请参照图1D，绘示第一次离子注入自动对准栅极108与110，其渗透栅极氧化层106与第一个栅极氧化层104a，而分别形成HV MOS与LVMOS的轻掺杂区112与114。对NMOS器件优选的是剂量约为1-5×1014原子/立方厘米的磷元素或砷元素。请参照图1E，绘示厚度约为0.08-0.10μm的栅极侧壁间隙壁120。形成间隙壁120的优选制作工艺包括在基底100之上沉积一层硅化物并回蚀刻，然后在HV MOS与LV MOS的漏极区注入重掺杂以低电阻区域122。而此低电阻区域122则与低掺杂区122合并。对NMOS器件而言，此注入的剂量约为1×1015原子/立方厘米的磷元素或砷元素。因此，本专利技术的主要目的在于提供一种双电压金属氧化物半导体晶体管的制作方法，使得能满足HV MOS与LV MOS晶体管的性能要求。为实现上述目的，本专利技术提出一种形成双电压金属氧化物半导体晶体管的方法，其中，具有轻微掺杂漏极结构的HV MOS与LV MOS已形成在一硅基底的有源区上。此方法的步骤包括在高电压金属氧化物半导体晶体管之外形成一光致抗蚀剂层，其后进行一大角度倾斜离子注入以形成缓冲层，并且使其重叠于高电压金属氧化物半导体晶体管的轻掺杂区之上，最后再除去光致抗蚀剂。为使本专利技术的上述目的、特征、和优点能更明显易懂，下面特举一优选实施例，并配合附图作详细说明。附图中图1A至图1E绘示一传统的双电压金属氧化物半体导晶体管的制造流程的剖面图；以及图2A至图2F绘示依照本专利技术的优选实施例的双电压金属氧化物半导体晶体管制造流程的剖面图。请参照图2A，优选的起始材料为具有轻掺杂(约5×1014至1×1016原子/立方厘米)的<100>硅基底200。在硅基底200上欲形成有源区与场区。可在硅基底200上覆盖一层厚的氧化物，利用区域氧化(Local Oxidation)工艺选择性地氧化场区202。另一种方法是以浅沟渠隔离(shallow trench isolation)的技术限定有源区。互补式金属氧化物半导体的技术不论是对n通道或是p通道晶体管而言，均需在相同的基底上制作，而相对应的井区也在此基底上形成。由于本专利技术以p型浅掺杂基底为优选的实施例，在此，至少应制作一n井(未显示)。以光致抗蚀剂掩模覆盖p基底200而露出预定的n井区域，再利用离子注入的方式将高浓度的n型掺杂注入于基底200，而其掺杂的浓度必须足以补偿相对应的基底掺杂。所以，n井掺杂的最佳浓度约高于p型基底200的5-10倍。双电压n型金属氧化物半导体晶体管的结构与制作为此双电压金属氧化物半导体晶体管的优选实施例。而双电压n型金属氧化物半导体晶体管则可在p型基底、n型基底的p井或双井基底的p井上形成。请参照图2B，在p井注入的光致抗蚀剂掩模剥除之后，在基底200成长第一个栅极氧化层。此氧化层的形成通常是通过干式氧化法在氯气的环境下进行。其后，进行临限电压调整注入。优选的实施例是以能量约为50-100KeV，注入剂量约为1×1012-1×1013原子/立方厘米下的含硼离子，例如，BF2+，而此条件下硼可穿透第一个栅极氧化层，但由于硼离子无法得到足够的能量，所以无法渗透至场氧化层202。在许多制作工艺中，也有在基底上先形成一先驱栅极氧化层，再透过该先驱栅极氧化层进行一注入后，将该先驱栅极氧化层剥除，并再成长一栅极氧化层。此优选实施例是将第一个栅极氧化物经由部分蚀刻，只在欲形成HV NMOS的基底表面上留下栅极氧化层。此栅极氧化层为204a。接着进行另一个栅极氧化层的形成工艺，以生产一栅极氧化层206，覆盖第一个栅极氧化层204a以及欲形成LV NMOS的部分硅基底200表面。因此，HV NMOS的栅极氧化层是由第一个栅极氧化层204a与重叠其上的栅极氧化物206共同组成的。故其厚度高于LV NMOS的栅极氧化层的厚度。请参照图2C，以化学气相沉积法(CVD)将厚度约为0.1-0.3μm的多晶硅层沉积于整个基底200之上。多晶硅沉积的优选实施例是将硅烷在温度范围约为580-650℃条件下裂解。基于均一性、纯度与经济的考虑，选择以低压气相沉积法(LPCVD本文档来自技高网...

【技术保护点】
一种制作双金属氧化物半导体晶体管的方法，其中，一预定高电压金属氧化物半导体晶体管的一第一多晶硅栅极与一预定低电压金属氧化物半导体晶体管的一第二多晶硅栅极已形成于一基底的一有源区上，该方法包括下列步骤：进行一第一离子注入，以在该基底中、该第一多晶硅栅极与该第二多晶硅栅极之外形成多个轻掺杂区；形成一光致抗蚀剂层，暴露出该预定的高电压金属氧化物半导体晶体管；进行一第二离子注入，以形成多个缓冲层与该高电压金属氧化物半导体晶体管的这些轻掺杂区重叠，其中该第二离子注入是采用一大角度倾斜技术；去除该光致抗蚀剂层；在该第一多晶硅栅极的侧壁形成一第一间隙壁与在该第二多晶硅栅极的侧壁形成一第二间隙壁；以及进行一第三离子注入，以在该第一间隙壁与该第二间隙壁之外的该基底中形成多个重掺杂的源极与漏极区域。

【技术特征摘要】
1．一种制作双金属氧化物半导体晶体管的方法，其中，一预定高电压金属氧化物半导体晶体管的一第一多晶硅栅极与一预定低电压金属氧化物半导体晶体管的一第二多晶硅栅极已形成于一基底的一有源区上，该方法包括下列步骤进行一第一离子注入，以在该基底中、该第一多晶硅栅极与该第二多晶硅栅极之外形成多个轻掺杂区；形成一光致抗蚀剂层，暴露出该预定的高电压金属氧化物半导体晶体管；进行一第二离子注入，以形成多个缓冲层与该高电压金属氧化物半导体晶体管的这些轻掺杂区重叠，其中该第二离子注入是采用一大角度倾斜技术；去除该光致抗蚀剂层；在该第一多晶硅栅极的侧壁形成一第一间隙壁与在该第二多晶硅栅极的侧壁形成一第二间隙壁；以及进行一第三离子注入，以在该第一间隙壁与该第二间隙壁之外的该基底中形成多个重掺杂的源极与漏极区域。2．如权利要求1所述的方法，其中该大角度倾斜技术所用的角度范围约为15-60度，所用的剂量约为1×1012-1×1015原子/立方厘米。3．如权利要求2所述的方法，其中该高电压金属氧化物半导体晶体管上的这些缓冲层的掺杂包括砷，注入的能量约为100-300KeV。4．如权利要求2所述的方法，其中该高电压金属氧化物半导体晶体管上的这些缓冲层的掺杂包括磷，注入的能量约为30-100KeV。5．一种形成双金属氧化物半导体晶体管的方法，其中具有多个轻掺杂漏极结构的一高电压金属氧化物半导体晶体管与一低电压金属氧化物半导体晶体管已形成于一基底的有源区上，该方法包括下列步骤形成一光致抗蚀剂层，暴露出该高电压金属氧化物半导体晶体管；进行一大角度倾斜离子注入，以形成多个缓冲层，与该高电压金属氧化物半导体的这些轻掺杂区重叠；以及去除该光致抗蚀剂层。6．如权利要求5所述的方法，其中该大角度倾斜离子所用的角度范围约为15-60度，剂量约为1×1012-1×1015原子/立方厘米。7．如权利要求6所述的方法，其中该高电压金属氧化物半导体晶体管上的这些缓冲层的掺杂包括砷，注入的能量约为100-300KeV。8．如权利要求6所述的方法，其中该高电压金属氧化物半导体晶体管上的这些缓冲层的掺杂包括磷，注入的能量约为30-100KeV。9．一种形成多金属氧化物半导体晶体管的方法，其中具有多个...

【专利技术属性】
技术研发人员：林志光，柯宗义，洪允锭，张崇德，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]