用于亚0.05μmMOS器件的可处理的隔离层镶栅工艺制造技术

提供了多种用于制造具有Ｓｕｐｅｒ－Ｈａｌｏ搀杂分布从而可提供良好短沟道特性的亚０．０５μｍ ＭＯＳＦＥＴ器件的技术。该技术通过镶栅工艺获得了源／漏区上的氧化物厚度与栅氧化物厚度无关的ＭＯＳＦＥＴ结构，并通过可处理的隔离层技术形成了Ｓｕｐｅｒ－Ｈａｌｏ搀杂分布。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】用于亚0.05μm MOS器件的可处理的隔离层镶栅工艺本专利技术涉及制造金属氧化物半导体场效应晶体管(MOSFET)器件的方法，特别是更多地涉及了制造具有“Super-Halo”掺杂分布、可以提供良好短沟道特性的MOSFET器件的方法。本专利技术的方法与主流CMOS(互补金属氧化物半导体)工艺兼容，并能够制造出性能非常高的按比例缩小的MOSFET，特别是尺寸小于0.05μm的MOSFET。众所周知，在MOSFET器件制造领域中，为了将MOSFET器件按比例缩小到0.05μm以下，必须采用一种称为“Super-Halo”的掺杂分布来控制沟道效应。对此，例如，Y.Taur等人在其题为“CMOS Devices Below0.1μm；How High Will Performance Go(0.1微米以下的CMOS器件：如何提高性能)”的文章中给出了描述，该文章发表在1997 IEDMTechnical Digest，pp-215-218上。Super-Halo分布由纵向和横向两个方向上的高度不均匀分布构成。例如，从图1A中可以看到这种不均匀的掺杂分布。图1B给出了沟道长度容差在±30％的0.05μm设计的模拟Ion/Ioff(25℃)特性。如图1A所示，两块高掺杂区与栅和源/漏区形成自对准，从而有助于阻止受栅控制的耗尽区进入源和漏区。采用这种理想的非均匀掺杂分布，可以实现对短沟道Vt的良好控制，使沟道长度缩小到很短(＜0.035μm)。为了在MOSFET中获得Super-Halo掺杂分布，在halo注入之后，必须缩短用于产生此结构的热堆积过程，即1000℃,1秒钟。在制造MOSFET器件的工艺中，使用可处理的氮化物隔离层技术可以缩短halo注入之后的热堆积过程。以下是对现有技术的概括：多栅界定和再氧化完成之后，在多晶硅的侧壁上形成氮化物隔离层(大约100nm)。然后进行源、漏和栅的注入，紧跟着进行所需要掺杂激活和推进退火(1000℃,5秒钟)。接着去除氮化物隔离层(所以称为可处理的隔离层)并进行源、漏扩展(SDE)和halo注入。为了激活halo和SDE注入物并减小任何横向(和纵向)的扩散，采用了一种短的沟道退火循环(1000℃,1秒钟)。这种非常短的沟道退火循环保留了halo搀杂原有的陡峭分布，从而获得了上面描述的Super-Halo搀杂分布。-->在制造栅氧化物非常薄(≤2nm)的亚0.05μm的MOSFET器件时，上述现有技术存在的主要问题起因于其所采用的去除氮化物隔离层的方法。以下是目前现有技术中用于去除氮化物隔离层所采用的两种方法：(1)湿法腐蚀，例如用热的磷酸；或者(2)干法腐蚀，例如，蚕、用花絮外顺溜副食(CDE)技术。以上两种腐蚀过程在氮化物与搀杂的氧化物或搀杂的硅之间都没有显示出良好的腐蚀选择性。为了去除100nm的氮化物隔离层但又不完全除掉形成于源、漏区之上的2nm的氧化物，需要100∶1(氮化物比搀杂的氧化物或搀杂的硅)或更大的腐蚀选择性。目前这些技术的腐蚀选择性在10∶1的数量级。图2和图3对这个问题进行了明确地说明，特别地，图2给出了隔离层腐蚀之前现有技术MOSFET结构的一个草图。源区和漏区上的氧化物厚度与栅氧化物的厚度相同(≤2nm)。在对源、漏注入的工序中使氧化物也得到了搀杂。在去除可处理的氮化物隔离层的过程中，覆盖在源区和漏区之上的氧化物被腐蚀，源、漏区域受到侵蚀导致了如图3所示的MOSFET结构(草图)。对于上述问题，一个明显地解决办法就是增加覆盖在源区和漏区之上的氧化物厚度，使其与栅氧化物的厚度无关(例如，为了去除100nm的氮化物隔离层，需要在源区和漏区上覆盖大于10nm的氧化物)着可以通过在氮化物隔离层形成之后采用热氧化工序实现，从而在源/漏区上形成所需厚度的氧化物。不幸地是，此种技术会导致更多的搀杂物质从源/漏区向热生长氧化物的扩散，从而加大其相对于湿法腐蚀和CDE腐蚀的腐蚀速率。考虑到现有MOSFET制造方法的缺陷，有必要继续提出新的改进方法，以便制造出具有Super-Halo掺杂分布、可以提供良好器件短沟道特性和增强型器件性能的MOSFET。本专利技术的一个目的是提供制造具有Super-Halo掺杂分布的亚0.05μm MOSFET器件的方法。本专利技术的另一个目的是提供制造具有良好器件短沟道特性和增强型器件性能的按比例缩小的MOSFET器件(即亚0.05μm)的方法。本专利技术的第三个目的是提供制造亚0.05μm MOSFET器件的方法，其中制造该器件时所采用的工艺技术与主流的CMOS加工工艺完全兼容。-->本专利技术的第四个目的是提供制造亚0.05μm MOSFET器件的方法，其中源/漏区上的氧化物没有被彻底地除去，并且加工步骤不会引起由源/漏区向源/漏区上的氧化物区的杂质扩散出现过分的增加。通过阻止由源/漏区向源/漏区上的氧化物区的杂质扩散的增加，使氧化物区的腐蚀速率得到抑制；因此不会形成如图3所示的结构。在本专利技术中，这些和其它一些目的和优点均可以通过采用适当的流程来实现，其中在制造源/漏区上的氧化物厚度与栅氧化物厚度无关的MOSFET结构的过程中，采用了镶栅技术；在形成Super-Halo掺杂分布的过程中，采用了可处理的隔离层技术。实现以上目的的本专利技术的一种方法包括步骤：(a)提供一个衬底表面长有栅堆积物的结构，该栅堆积物包括至少一层制作在衬底上的焊盘氧化物层和形成于该焊盘氧化物层之上的第一个氮化物层；(b)在上述结构中形成至少一个隔离槽区，该至少一个隔离槽区被制作在上述栅堆积物和部分上述衬底中；(c)在上述至少一个隔离槽区域内形成一个氧化物衬里；(d)在上述至少一个隔离槽区域内填入槽绝缘材料；(e)在上述衬底中形成阱注入区；(f)在上述栅堆积物的第一个氮化物层上形成第二个氮化物层，其中第一个氮化物层和第二个氮化物层的总厚度基本上与接下来将在此形成的栅区的厚度相同；(g)在上述第一个和第二个氮化物层中形成一个截止到上述焊盘氧化物层为止的栅孔；(h)除去上述栅孔中的焊盘氧化物层，从而暴露出部分上述衬底；(i)在上述栅孔中暴露出来的部分衬底上形成一个薄的氧化物层，该氧化物薄层的厚度为3nm或更少；(j)在上述栅孔中填入多晶硅；(k)除去上述第一个和第二个氮化物层从而暴露出上述多晶硅的侧壁；(l)对暴露出来的多晶硅侧壁及其上表面进行氧化；(m)在上述被氧化的多晶硅侧壁上形成氮化物隔离层；(n)在上述衬底中形成源区和漏区，其中该源区和漏区通过1000-->℃或更高的退火温度经5秒钟或更长的时间激活；(o)除去上述氮化物隔离层；和(p)在上述衬底中形成源/漏扩展部分和halo注入区，其中该halo注入区采用1000℃或更低的温度退火1秒钟或更短的时间激活。在本专利技术第一种方法的一个可选方案中，源/漏扩展部分在上述步骤(l)和(m)之间形成。在这种方案中，步骤(p)中只形成halo注入。实现上述目的的本专利技术的第二种方法包括步骤；(a)提供一个衬底表面长有栅堆积物的结构，该栅堆积物包括至少一层制作在衬底上的焊盘氧化物层和形成于该焊盘氧化物层之上的第一个氮化物层；(b)在上述结构中形成至少一个隔离槽区，该至少一个隔离槽区被制作在上述栅堆积物和部分上述本文档来自技高网...

【技术保护点】
一种制造具有超晕（Ｓｕｐｅｒ－Ｈａｌｏ）搀杂分布的亚０．０５μｍＭＯＳＦＥＴ器件的方法，包括步骤： （ａ） 提供一个衬底表面上带有栅堆积物的结构，该栅堆积物包括至少一个形成于该衬底表面上的焊盘氧化物层，和形成于该焊盘氧化物层之上的第一个氮化物层； （ｂ） 在上述结构中形成至少一个隔离槽区，该至少一个隔离槽区被制作在上述栅堆积物和上述部分衬底中； （ｃ） 在上述至少一个隔离槽区内形成一个氧化物衬里； （ｄ） 将槽绝缘材料填充到上述至少一个隔离槽区内； （ｅ） 在上述衬底中形成阱注入区； （ｆ） 在上述栅堆积物的第一个氮化物层上形成第二个氮化物层，其中，第一个氮化物层和第二个氮化物层的总厚度基本上与接下来将在此处形成的栅区的厚度相同； （ｇ） 在上述第一个和第二个氮化物层中形成一个截止到焊盘氧化物层上的栅孔； （ｈ） 除去上述栅孔中的焊盘氧化物层从而暴露出部分上述衬底； （ｉ） 在上述栅孔中暴露出来的所说部分上述衬底上形成一个薄的氧化物层，该氧化物薄层的厚度为３ｎｍ或更少； （ｊ） 用多晶硅填充上述栅孔； （ｋ） 除去上述第一个和第二个氮化物层从而暴露出上述多晶硅的侧壁； （ｌ） 对上述多晶硅暴露出来的侧壁及其上表面进行氧化； （ｍ） 在上述多晶硅被氧化的侧壁上形成氮化物隔离层； （ｎ） 在上述衬底中形成源区和漏区，其中，该源区和漏区采用１０００℃或更高的退火温度退火５秒钟或更长的时间激活； （ｏ） 除去上述氮化物隔离层；和 （ｐ） 在衬底中形成源／漏扩展部分和晕（Ｈａｌｏ）注入区，其中，该Ｈａｌｏ注入区采用１０００℃或更低的退火温度退火１秒钟或更短的时间激活。...

【技术特征摘要】
【国外来华专利技术】US 2000-1-21 09/4888061．一种制造具有超晕(Super-Halo)搀杂分布的亚0.05μmMOSFET器件的方法，包括步骤：(a)提供一个衬底表面上带有栅堆积物的结构，该栅堆积物包括至少一个形成于该衬底表面上的焊盘氧化物层，和形成于该焊盘氧化物层之上的第一个氮化物层；(b)在上述结构中形成至少一个隔离槽区，该至少一个隔离槽区被制作在上述栅堆积物和上述部分衬底中；(c)在上述至少一个隔离槽区内形成一个氧化物衬里；(d)将槽绝缘材料填充到上述至少一个隔离槽区内；(e)在上述衬底中形成阱注入区；(f)在上述栅堆积物的第一个氮化物层上形成第二个氮化物层，其中，第一个氮化物层和第二个氮化物层的总厚度基本上与接下来将在此处形成的栅区的厚度相同；(g)在上述第一个和第二个氮化物层中形成一个截止到焊盘氧化物层上的栅孔；(h)除去上述栅孔中的焊盘氧化物层从而暴露出部分上述衬底；(i)在上述栅孔中暴露出来的所说部分上述衬底上形成一个薄的氧化物层，该氧化物薄层的厚度为3nm或更少；(j)用多晶硅填充上述栅孔；(k)除去上述第一个和第二个氮化物层从而暴露出上述多晶硅的侧壁；(l)对上述多晶硅暴露出来的侧壁及其上表面进行氧化；(m)在上述多晶硅被氧化的侧壁上形成氮化物隔离层；(n)在上述衬底中形成源区和漏区，其中，该源区和漏区采用1000℃或更高的退火温度退火5秒钟或更长的时间激活；(o)除去上述氮化物隔离层；和(p)在衬底中形成源/漏扩展部分和晕(Halo)注入区，其中，该Halo注入区采用1000℃或更低的退火温度退火1秒钟或更短的时间激活；2．在权力要求1的方法中，该衬底是从由Si,Ge,SiGe,GaAs,InAs,InP和多层半导体构成的一组材料中选出的一种半导体材料。3．在权力要求2的方法中，该衬底是一个Si晶片或芯片。4．在权力要求1的方法中，该焊盘氧化物层由热生长工艺或淀积工艺形成。5．在权力要求4的方法中，该淀积工艺选自由化学汽相淀积(CVD)、掩膜辅助CVD、溅射和蒸发组成的一组工艺。6．在权力要求1的方法中，该焊盘氧化物层由SiO2构成。7．在权力要求1的方法中，该焊盘氧化物层具有从大约8nm到大约20nm的厚度。8．在权力要求1的方法中，该栅堆积物氮化物层是由淀积工艺形成的，该淀积工艺选自由化学汽相淀积(CVD)、掩膜辅助CVD、溅射和蒸发组成的一组工艺。9．在权力要求1的方法中，该栅堆积物的氮化物层由Si3N4构成。10．在权力要求1的方法中，该栅堆积物的氮化物层具有从大约50nm到大约200nm的厚度。11．在权力要求1的方法中，该隔离槽通过光刻和腐蚀形成。12．在权力要求1的方法中，该氧化物衬里采用淀积工艺形成，该淀积工艺选自由淀积工艺形成的，该淀积工艺选自由化学汽相淀积(CVD)、掩膜辅助CVD、溅射和蒸发组成的一组工艺。13．在权力要求1的方法中，步骤(d)包括淀积该槽绝缘材料和平面化。14．在权力要求1的方法中，该槽绝缘材料是一种介质，该介质选自由四乙基原硅酸脂、S...

【专利技术属性】
技术研发人员：DC博德，HI哈纳菲，WC纳茨勒，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]