金属氧化物半导体元件的制造方法技术

一种金属氧化物半导体元件的制造方法：依序在基底上形成一栅介电层、一导体层与图案化的一掩模层。以掩模层为掩模倾斜地蚀刻导体层，以使保留的导体层成为一栅极与其两侧的间隙壁，并将部分的栅介电层暴露出来，其中栅极位于掩模层的正下方。以掩模层与间隙壁为掩模进行离子注入，以于间隙壁两侧的基底中形成一源极／漏极区，再进行一退火步骤。以掩模层为掩模蚀去间隙壁，再于栅极两侧的基底中形成低掺杂漏极。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体工艺(Semiconductor Process)，且特别是涉及一种金属氧化物半导体(Metal Oxide Semiconductor，MOS)元件的制造方法。金属氧化物半导体元件的基本结构包含基底、栅氧化层(Gate Oxide)、栅极(Gate)，以及栅极两侧基底中的源极/漏极区(Source/Drain Region)，其中源极/漏极区邻近栅极的部分常采用低掺杂漏极(LDD)的设计，以防止短通道效应(Short Channel Effect)。现有LDD设计的金属氧化物半导体元件的制造步骤如下首先依序在基底上形成栅介电层与栅极，再于栅极两侧基底中形成LDD。接着在基底上沉积共形(Conformal)的一氧化硅层，再使用非等向性地蚀刻法(Anisotropic Etching)蚀刻此氧化硅层，而在栅极的侧壁形成一间隙壁。然后于间隙壁两侧的基底中形成源极/漏极区，再进行一退火步骤(Annealing)，即完成此金属氧化物半导体元件。虽然上述现有方法已行之有年，但随着半导体工艺的线宽降到0.13μm以下，此方法却会产生一些问题。这是因为栅极之间的宽度随栅极线宽的减少而减少，使得间隙壁前身的氧化硅层沉积时的阶梯覆盖(Step Coverage)效果不佳，所以会将栅极之间的空隙填满，而不再与基底及栅极共形。因此，上述方法会产生下列问题其一，由于氧化硅层不再与基底及栅极共形，所以间隙壁的蚀刻不易由氧化硅层的厚度来控制，且间隙壁的宽度的均匀性也很差。其二，为了形成互相分离的间隙壁，制程中需对间隙壁前身的氧化硅层作过度蚀刻(over-etching)，这将造成栅极与稍后将形成的源极/漏极接面的破坏。其三，即使间隙壁可以顺利形成，但间隙壁的存在会使栅极之间的空间更为狭窄。因此，其后在沉积层间介电层(Inter-Layer Dielectric，LID)时容易产生孔洞，而不利于后段制造工艺。本专利技术提出一种，其步骤如下首先依序在基底上形成一栅介电层、一导体层与图案化的一掩模层。接着以掩模层为掩模倾斜地蚀刻导体层，以使保留的导体层成为一栅极与其两侧的一间隙壁，并将部分的栅介电层暴露出来，其中栅极位于掩模层的正下方。然后以掩模层与间隙壁为掩模进行离子注入，以于间隙壁两侧的基底中形成一源极/漏极区，再进行一退火步骤。接着以掩模层为掩模蚀去间隙壁，再于栅极两侧的基底中形成低掺杂漏极(LDD)，即完成一金属氧化物半导体元件。如上所述，本专利技术具有下列优点其一，本专利技术以倾斜蚀刻的方式形成栅极两侧的间隙壁，所以其间隙壁的轮廓与宽度的准确性不易受栅极间空隙的宽度大小的影响。其二，本专利技术先进行源极/漏极区的形成与退火步骤，再形成低掺杂漏极，所以低掺杂漏极的横向扩散(Lateral Diffusion)得以减少，而能防止短通道效应的发生。其三，本专利技术在低掺杂漏极形成前即会将间隙壁除去，故栅极间的宽度不会缩减，使其后沉积层间介电层时不会产生孔洞。为使本专利技术的上述目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明。附图中附图说明图1A-1E所绘示为本专利技术优选实施例的。图式的标号说明100基底(Substrate) 110栅氧化层(Gate Oxide)120多晶硅层 120a栅极(Gate)120b多晶硅间隙壁(Polysilicon Spacer)130硬掩模层(Hard Mask Layer)140光致抗蚀剂层 150共源极(Common Source)区160漏极区 170低掺杂漏极(LDD)180层间介电层(Inter-Layer Dielectric，ILD)优选实施例请参照图1A，首先提供基底100，再依序于基底100上形成栅氧化层110、多晶硅层120，以及硬掩模层130，然后在硬掩模层130上形成具有栅极图案的光致抗蚀剂层140。其中，栅氧化层110的厚度小于32，以符合0.13μm制程的要求；多晶硅层120作为栅极的前身，其厚度小于200；而硬掩模层130例如为厚度大于400的氧化硅层。请参照图1B，接着以光致抗蚀剂层140为掩模，使用非等向性蚀刻法(Anisotropic Etching)除去暴露出的硬掩模层130，而将栅极的图案转移至硬掩模层130上。请参照图1C，接着先后以光致抗蚀剂层140及硬掩模层130为掩模(光致抗蚀剂层140会在蚀刻制程中消耗掉)，使用非等向性蚀刻法倾斜地蚀刻多晶硅层120，以使保留的多晶硅层120成为硬掩模层130正下方的栅极120a与栅极120a两侧的多晶硅间隙壁120b，并将部分的栅氧化层110暴露出来。此处倾斜蚀刻多晶硅层120的方法例如是调整蚀刻气体的配方，以在蚀刻进行时于多晶硅层120暴露出的侧壁上形成聚合物，并藉此聚合物的阻挡作用来形成倾斜的侧壁。请继续参照图1C，接着以多晶硅间隙壁120b与硬掩模层130为掩模进行离子注入，以在两个多晶硅间隙壁120b之间的基底100中形成共源极区150，并在另一侧的多晶硅间隙壁120b外的基底100中形成漏极区160。然后进行一退火步骤，以修复共源极区150与漏极区160中的晶格结构。请参照图1D，接着以硬掩模层130为掩模，使用干蚀刻法蚀去多晶硅间隙壁120b。此干蚀刻制程中所采用的蚀刻气体优选以溴化氢(HBr)为主，且其中活性离子的轰击能量低于一般垂直蚀刻时所使用者。这是因为调低蚀刻时的离子的轰击能量易得向内倾斜的轮廓，故其有助于将保留的多晶硅层(由栅极120a与多晶硅间隙壁120b二者所组成)的向外倾斜侧壁蚀刻成垂直的状态。请继续参照图1D，接着以硬掩模层130为掩模进行离子注入，以在各栅极120a两侧的基底100中形成低掺杂漏极170，即完成本专利技术优选实施例的金属氧化物半导体元件。请参照图1E，接着去除残留的硬掩模层130，再于基底100上覆盖层间介电层(ILD)180，其材质例如为氧化硅，以便进行接触窗制程与上层内连线结构等后段制程。如上所述，本专利技术优选实施例的具有下列优点其一，由于栅极120a两侧的多晶硅间隙壁120b以倾斜蚀刻法形成(图1C)，所以间隙壁120b的轮廓与宽度容易控制，不会因为两栅极120a之间的空隙宽度太小而产生不平均的情形。其二，请参照图1C，由于在倾斜蚀刻多晶硅层120时，共源极区150/漏极区160预定区(因蚀刻时尚未形成，故谓之预定区)上方覆盖有栅氧化层110，而多晶硅与氧化硅的蚀刻速率比很高，所以栅氧化层110下方的基底100可受其保护，使稍后形成的共源极区150/漏极区160接面不会受到破坏。其三，由于共源极区150与漏极区160的形成与退火步骤在低掺杂漏极170形成之前进行，所以能减少低掺杂漏极170的横向扩散(LateralDiffusion)，从而防止短通道效应的发生。其四，由于多晶硅间隙壁120b在低掺杂漏极170形成之前除去，所以两栅极120a之间的宽度不会缩减，因此，在沉积层间介电层180时并不会产生孔洞(图1E)，也就不会妨碍以后的接触窗与内连线等制程。虽然本专利技术已以一优选实施例揭露如上，然其并非用以限定本专利技术，任何熟习此技艺者，在不脱离本专利技术的精神和范围内，当可作各种的更动与润饰，因此本专利技术的保护范围当视后本文档来自技高网...

【技术保护点】
一种金属氧化物半导体元件的制造方法，适用于一基底上，该方法包括下列步骤：依序在该基底上形成一栅介电层、一导体层与图案化的一掩模层；以该掩模层为掩模倾斜地蚀刻该导体层，而使保留的该导体层成为一栅极与该栅极侧壁的一间隙壁，并将部分的该栅 介电层暴露出来，其中该栅极位于该掩模层的正下方；以该掩模层与该间隙壁为掩模进行离子注入，而在该间隙壁两侧的该基底中形成一源极区与一漏极区；进行一退火步骤，以修复该源极／漏极区的晶格结构；以该掩模层为掩模，蚀刻除去该间隙壁；以及 在该栅极两侧的该基底中形成一低掺杂漏极（ＬＤＤ），即完成一金属氧化物半导体元件。

【技术特征摘要】
1.一种金属氧化物半导体元件的制造方法，适用于一基底上，该方法包括下列步骤依序在该基底上形成一栅介电层、一导体层与图案化的一掩模层；以该掩模层为掩模倾斜地蚀刻该导体层，而使保留的该导体层成为一栅极与该栅极侧壁的一间隙壁，并将部分的该栅介电层暴露出来，其中该栅极位于该掩模层的正下方；以该掩模层与该间隙壁为掩模进行离子注入，而在该间隙壁两侧的该基底中形成一源极区与一漏极区；进行一退火步骤，以修复该源极/漏极区的晶格结构；以该掩模层为掩模，蚀刻除去该间隙壁；以及在该栅极两侧的该基底中形成一低掺杂漏极(LDD)，即完成一金属氧化物半导体元件。2.如权利要求1所述的制造方法，其中该源极区为一共源极区，该共源极区由该金属氧化物半导体元件与另一金属氧化物半导体元件所共用，且形成于该间隙壁与“该另一金属氧化物半导体元件的该间隙壁”之间的该基底中。3.如权利要求1所述的制造方法，其中还包括在该低掺杂漏极形成之后，进行下列步骤完全除去该掩模层；以及于该基底上覆盖一层间介电层，该层间介电层填满该栅极与另一栅极之间的空隙。4.如权利要求3所述的制造方法，其中该层间介电层包括一氧化硅层。5.如权利要求1所述的制造方法，其中该掩模层为一氧化硅硬掩模层。6.如权利要求5所述的制造方法，其中该氧化硅硬掩模层的厚度大于400。7.如权利要求1所述的制造方法，其中倾斜地蚀刻该导体层以形成该栅极与该间隙壁的方法，包括使用一蚀刻气体来蚀刻该导体层，该蚀刻气体会在蚀刻时于该导体层暴露出的侧壁形成一聚合物薄膜，以作为一蚀刻阻挡层。8.如权利要求1所述的制造方法，其中蚀去该间隙壁时所使用的蚀刻气体包括溴化氢。9.如权利要求1所述的制造方法，其中该栅介电层包括一栅氧化层。10.如权利要求9所述的制造方法，其中该栅氧化层的厚度小于32A...

【专利技术属性】
技术研发人员：王志铭，廖琨垣，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]