【技术实现步骤摘要】
本专利技术涉及具有可靠性高的沟隔离构造的。作为使在半导体衬底上邻接的元件间实现电绝缘隔离的方法，有一种SGI(Shallow Groove Isolation,浅沟隔离)方法。在该浅沟隔离方法中，先在硅衬底上形成浅沟，再向该沟内埋入用化学气相淀积(CVD)法或溅射法制作的氧化膜，因为加工尺寸精度比从前一直使用的LOCOS构造高，故对于0.25微米以下的器件是一种合适的构造。但是，由于在该SGI构造中用CVD或溅射法制造掩埋氧化膜，所以与氧化膜比一般说密度较粗，在其后的工序中，将发生大约5％左右的收缩，仅仅用稀氟酸进行轻刻蚀，就将在氧化膜界面上形成孔状的‘小孔’。图2的示意图示出了上述‘小孔’的形成状态，1是硅衬底，6是埋入绝缘膜，3是‘小孔’。如果存在这样的‘小孔’，则在其后工序的布线或淀积电极膜之后的图形化时，布线等将残存于该‘小孔’内，常常会产生短路等的电性不合格。作为该‘小孔’的消去方法，如在S.Nag,et.al.Tech.Dig.ofIEDM′96.P841-844中所示，有一种在埋入了掩埋氧化膜之后，在氧化气氛内进行热处理，并借助于在沟内Si的氧...
【技术保护点】
一种在半导体衬底的一个主面上具备多个元件形成区域和元件隔离区域的半导体元件，其特征是：上述元件隔离区域具有设于上述半导体衬底上的沟，使该沟进行热氧化在沟的内壁上形成的热氧化层和埋入到上述沟内的绝缘物层，上述元件形成区域的宽度（有源区宽度）Ｄ（微米）和上述沟的热氧化量Ｔ（微米）和上述沟的下端部分的曲率半径Ｒ之间的关系，满足下式（１）：Ｄ＜０．４↑［（－１００Ｒ＋７）－１］（－２３０Ｔ＋１４．５）…………（１）其中，Ｔ大于０．０１（微米）。
【技术特征摘要】
JP 1998-3-27 080812/981．一种在半导体衬底的一个主面上具备多个元件形成区域和元件隔离区域的半导体元件，其特征是上述元件隔离区域具有设于上述半导体衬底上的沟，使该沟进行热氧化在沟的内壁上形成的热氧化层和埋入到上述沟内的绝缘物层，上述元件形成区域的宽度(有源区宽度)D(微米)和上述沟的热氧化量T(微米)和上述沟的下端部分的曲率半径R之间的关系，满足下式(1)D＜0.4(-100R+7)-1(-230T+14.5)…………(1)其中，T大于0.01(微米)。2.一种在硅衬底的一个主面上具备多个元件形成区域和元件隔离区域的半导体元件，其特征是上述元件隔离区域具有设于上述半导体衬底上的沟，使该沟进行热氧化在沟的内壁上形成的第1硅氧化层和埋入到上述沟内的第2硅氧化层，上述元件形成区域的宽度(有源区宽度)D(微米)和上述沟的热氧化量T(微米)和上述沟的下端部分的曲率半径R之间的关系，满足下式(1)D＜0.4(-100R+7)-1(-230T+14.5)…………(1)其中，T大于0.01(微米)。3．权利要求1或2所述的半导体元件，其特征是热氧化量T处于0.01微米≤T＜0.065微米的范围内。4．权利要求1或2所述的半导体元件，其特征是热氧化量T处于0.01微米≤T＜0.065微米的范围内，且有源区宽度D在16微米以下。5.一种在半导体衬底的一个主面上具备多个元件形成区域和元件隔离区域的半导体元件的制造方法，该方法由下述工序组成(a)在半导体衬底上形成衬垫(pad...
【专利技术属性】
技术研发人员：石冢典男，三浦英生，池田修二，吉田安子，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。