减少转移器件泄漏的DRAM单元及其制造工艺制造技术

一种用于ＤＲＡＭ单元的转移器件。形成转移器件的沟道，使沟道的硼离子浓度最高，由此增加了ＤＲＡＭ单元的阈值电压，并降低了截止电流。还公开了这种转移器件的制造工艺。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及半导体器件，具体涉及截止电流(Ioff)减小和低源-漏泄漏的场效应晶体管。动态随机存取存储器(DRAM)单元通常有一个转移器件和一个电容器。如此命名DRAM单元是由于即使连续地施加电，它也仅能在毫秒的数量级上临时地保持信息。因此，必须以周期性的间隔读取和刷新单元。虽然存储时间最初看起来很短，但实际上长度足以允许刷新周期之间的许多存储操作。每比特成本、器件密度、以及使用的灵活性(即，读和写操作都可以)的优点使DRAM单元成为目前最广泛使用的半导体存储器。通常，DRAM单元的集成电路技术基于在单个硅衬底中形成大量的转移器件的能力。一种类型的转移器件为场效应晶体管(FET)。现在主要有两种类型的FET金属氧化物半导体场效应晶体管或MOSFET(也称做绝缘栅FET或IGFET)，以及结-栅场效应晶体管或JFET。FET有一个控制栅和形成在衬底中的源区和漏区。通过将如硼等的离子或掺杂剂注入到半导体衬底的表面内常规地形成源区和漏区。半导体衬底通常由含有通过离子注入形成的重掺杂p+浅阱的单晶硅制成。控制栅形成在淀积在源区和漏区之间区域上的介质绝缘体上。随着电压施加到控制栅，衬底中可移动的带电颗粒在源区和漏区之间的区域中形成导电沟道。由此，在FET中，沟道引入到源区和漏区之间硅区域的表面中，通过设置在沟道上的栅极控制源区和漏区之间沟道中的电荷隧道效应。一旦形成沟道，晶体管“导通”，电流在源区和漏区之间流动。制造在晶片上的集成电路的数量一年一年地显著增加。众所周知通过提高集成电路制造的技术可以成功地将每个集成电路芯片的尺寸减到最小。一种方法是缩短FET中的沟道长度。不幸的是，FET中较短的沟道存在严重的缺点。一个缺点是需要抑制关断栅极时从电容器穿过栅极的漏电流，称做截止电流(Ioff)。电流泄漏导致保持时间减少。随着在DRAM单元中沟道长度的减小，对栅极泄漏的控制变得更加困难。此外，新一代的DRAM产品将可能需要更低的电源和更长的刷新周期。减小Ioff的常见方法是增加在硅衬底中形成的浅阱中的掺杂浓度。如果使用栅电极材料作为FET的栅电极，例如p型多晶硅栅用做n沟道FET，那么半导体衬底和多晶硅之间的功函数差较大，由此阈值电压(Vt)降低。因此，通常用如硼等与衬底有相同导电类型的杂质离子注入沟道区，由此有规律地升高阈值电压。不幸的是，通过增加阱中的掺杂浓度，存储节点泄漏、场增强结泄漏、以及栅引起的漏区泄漏都加剧了。此外，随着沟道变短，沟道中的电场增加。沟道中的载流子迁移率随电场的增加而增加，直到达到饱和值。如果电场连续地增加，那么在靠近漏区的区域载流子的量倍增。这种情况产生衬底电流，造成寄生的双极结晶体管。DRAM单元中常规FET的制造缺陷表明仍需要减小晶体管截止时由电容器穿过栅极的漏电流以及浅阱和源漏区之间的结泄漏。为了克服常规制造工艺的缺点，提出一种新工艺。本专利技术的一个目的是提供一种减少晶体管器件的Ioff同时保持低源-漏结泄漏的制造工艺。要达到所述和其它的目的，并鉴于它的用途，本专利技术提供一种具有一个电容器的DRAM单元的转移器件的制造工艺。转移器件的沟道中的硼离子浓度比漏和源区的高。这种构成增加了由该工艺制造的DRAM单元中的阈值电压并降低了Ioff。在一个实施例中，通过以下步骤制造DRAM单元的转移器件。首先，形成具有源区、漏区和沟道区的半导体衬底。接下来，硼离子注入到硅衬底中。在注入期间，沟道接收了最高剂量的硼离子，由此增加了DRAM单元中的阈值电压并降低了Ioff。在另一实施例中，通过以下步骤制造DRAM单元的转移器件。首先，形成具有源区、漏区和沟道区的半导体衬底。接下来，硼离子注入到硅衬底中，形成衬底中的表面硼集中的部分。该步骤之后，在源区和漏区上形成牺牲层。接下来，从源区和漏区的至少一部分中除去硼离子，由此沟道的硼离子的浓度高于源区和漏区的，由此增加了DRAM单元中的阈值电压并降低了Ioff。应该理解以上的概述和以下的详细说明都是本专利技术的示例性的而不是限定性的。当结合附图阅读时，从下面详细的说明可以更好地理解本专利技术。需要强调的是，根据通常的做法，图中的各种结构没有按比例。相反，为清楚起见，任意地放大或减小了各种结构的尺寸。附图中包括以下各图附图说明图1A示出了电连接到沟槽电容器的FET的示意性表示；图1B示出了电连接到叠层电容器的FET的示意性表示；图2示出了具有源区前体和漏区前体的硅衬底的示意性表示；图3示出了具有部分形成在衬底上掩模的图2硅衬底的示意性表示；图4示出了接收硼离子注入的图3硅衬底的示意性表示；图5示出了接收硼离子注入的图2硅衬底的示意性表示；图6示出了具有硼离子区的图5硅衬底的示意性表示；图7示出了栅极部分形成在衬底上的图6硅衬底的示意性表示；图8示出了具有氧化层和氮化物侧壁的图7硅衬底的示意性表示；图9示出了露出部分硅的图8硅衬底的示意性表示；图10示出了牺牲层部分地形成在衬底上的图9硅衬底的示意性表示；图11示出了部分浓硼区向外扩散到牺牲层内的图10硅衬底的示意性表示；图12示出了多晶硅层形成在衬底上的图9硅衬底的示意性表示；图13示出了两次不同的硼离子注入之后NFET中的浅硼分布的示意性表示；图14示出了两次不同的硼离子注入之后NFET中的源区和漏区的示意性表示；以及图15示出了使用和不使用牺牲层的三个NFET器件区的硼分布的示意性表示。下面参考附图介绍本专利技术，其中在所有的图中相同的数字表示相同的元件。这些图为说明性的，而不是限定性的，包括这些图是为了便于介绍本专利技术的工艺。目前使用两种基本的非平面电容器设计沟槽电容器(图1A中所示)和叠层电容器(图1B中所示)。在常规的沟槽电容器DRAM单元中，电荷基本上在垂直方向中存储。图1A的DRAM单元包括具有n阱10和p阱11的硅衬底1、形成在p阱中的场效应晶体管(FET)12、沟槽型存储电容器20、以及埋置带22。FET12包括源区14、漏区16、栅极18、以及相邻并通常位于栅极18下面的沟道19。沟槽型存储电容器20通过埋置带22电连接到FET12。叠层电容器水平地存储电荷，如图1B所示。图18B中的DRAM单元包括硅衬底1和形成在硅衬底中的FET12，FET12包括源区14、漏区16、栅极18以及设置在栅极下面的沟道19。叠层型电容器4包括上导电层5、绝缘层6、下导电层7、介质层8和绝缘膜9。本领域中的技术人员应该理解，虽然在图1A和1B中仅示出了一个DRAM单元，但通常形成多个DRAM单元。此外，本专利技术可用于制造沟槽型电容器20和叠层型电容器4。现已发现，通过重掺杂转移器件(即，FET)的沟道19，阈值电压增加。此外，现已发现，减少源区和漏区中硼浓度减少了埋置带周围的结泄漏因而减小了晶体管截止时来自存储电容器的漏电流(Ioff)。如图2所示，本专利技术的工艺开始于提供具有源区前体13(源区)和漏区前体15(漏区)的硅衬底1。在第一实施例中，具有栅极18各结构的掩模24形成在源区13和漏区15上，如图3所示。在该实施例中，硼离子仅注入到将最终属于栅极18的区域内。掩模24掩蔽了至少部分硼离子注入，限制了对源区13和漏区15内的注入，如下面所讨论的。使用本领域中公知并且对本专利技术并不重要的技术形成掩模24本文档来自技高网...

【技术保护点】
一种ＤＲＡＭ单元的转移器件的制造工艺，ＤＲＡＭ单元具有电容器、阈值电压以及截止电流，工艺包括以下步骤：（ａ）形成具有源区、漏区、以及沟道区的硅衬底；以及（ｂ）将硼离子注入到硅衬底内，注入的步骤使沟道区的硼离子浓度最高，由此增加了ＤＲ ＡＭ单元的阈值电压，并降低了截止电流。

【技术特征摘要】
US 1999-4-19 09/294,0971．一种DRAM单元的转移器件的制造工艺，DRAM单元具有电容器、阈值电压以及截止电流，工艺包括以下步骤(a)形成具有源区、漏区、以及沟道区的硅衬底；以及(b)将硼离子注入到硅衬底内，注入的步骤使沟道区的硼离子浓度最高，由此增加了DRAM单元的阈值电压，并降低了截止电流。2．根据权利要求1的工艺，其中电容器为沟槽电容器和叠层电容器中的一种。3．根据权利要求1的工艺，其中DRAM单元有一个埋置带，电容器为沟槽电容器，电容器通过埋置带电连接到转移器件。4．根据权利要求1的工艺，还包括在步骤(b)之前在源区和漏区上形成掩模的步骤。5．根据权利要求1的工艺，其中注入步骤包括以1KeV到20KeV的能量注入1×1012/cm2到10×1012/cm2的硼离子。6．一种DRAM单元的转移器件的制造工艺，DRAM单元具有电容器、配套电路、阈值电压以及截止电流，转移器件具有源区、漏区、栅极和沟道区，工艺包括以下步骤(a)形成具有源区和漏区的硅衬底；(b)将硼离子注入到硅衬底内，在衬底中形成表面浓硼部分；(c)在源区和漏区上形成牺牲层；以及(d)从至少一部分源区和漏区中除去硼离子，由此沟道的硼离子浓度高于源区和漏区的硼离子浓度，由此增加了DRAM单元的阈值电压，并降低了截止电流。7．根据权利要求6的工艺，其中电容器为沟槽电容器和叠层电容器中的一种。8．根据权利要求6的工艺，其中DRAM单元有一个埋置带，电容器为沟槽电容...

【专利技术属性】
技术研发人员：法里德阿加西，查尔斯海姆布里，赫伯特霍，拉德西卡斯里尼瓦桑，
申请(专利权)人：国际商业机器公司，英芬能技术北美公司，
类型：发明
国别省市：US[美国]