【技术实现步骤摘要】
本专利技术涉及半导体存储装置。现有技术随着IC的集成化及低电压化的发展，在半导体存储装置的存储时被保持的电荷量减小，与此相伴，存在一种在半导体存储装置中，容易发生在存储时所保持的电荷的正负性受α线等放射线及漏电流的影响而发生变化的现象(所谓软错误)的倾向。因此，近年来要求一种在实现集成化及低电压化的同时具有优异的耐软错误性的半导体存储装置。与此相关，在被写入的数据在保持电源供应的条件下被保存的静态RAM(以下表示为SRAM)中，与具备了高电阻负荷型或TFT负荷型存储单元的SRAM相比，一般H侧的存储节点在非常低的阻抗下与电源连接，因而已知具备了全CMOS型(大容量6晶体管型)的存储单元的SRAM具有优异的耐软错误性。该SRAM的各存储单元具有分别具备了2个n型大容量存取晶体管和n型大容量激励晶体管及p型大容量负载晶体管的构造。不过，在上述SRAM中，随着近年来低电压化及单元大小的细微化，由于存储单元蓄存电荷(电压×电容)趋小，因而软错误也成为一个问题。图24的(a)～(d)是有关全CMOS型存储单元中的软错误的发生过程的说明图。该存储单元90一般具有6个晶体...
【技术保护点】
一种具备了按阵列状配置的多个全ＣＭＯＳ型存储单元的半导体存储装置，其特征在于： 上述各存储单元具有 第１负载晶体管及第１激励晶体管，其在被串联连接在电源电压线与接地电压线之间的同时，其栅极对同一配线被共同连接； 第２负载晶体管及第２激励晶体管，其在与上述第１激励晶体管同样被串联连接在上述电源电压线与接地电压线之间的同时，其栅极对同一配线被共同连接； 第１单元节点，其使上述第１负载晶体管中的活性区域与上述第１激励晶体管中的活性区域连接，而且对上述第２负载晶体管及第２激励晶体管的栅极进行连接； 第２单元节点，其使上述第２负载晶体管中的活性区域与上述...
【技术特征摘要】
JP 2002-1-29 19930/02;JP 2002-10-28 312887/021.一种具备了按阵列状配置的多个全CMOS型存储单元的半导体存储装置，其特征在于上述各存储单元具有第1负载晶体管及第1激励晶体管，其在被串联连接在电源电压线与接地电压线之间的同时，其栅极对同一配线被共同连接；第2负载晶体管及第2激励晶体管，其在与上述第1激励晶体管同样被串联连接在上述电源电压线与接地电压线之间的同时，其栅极对同一配线被共同连接；第1单元节点，其使上述第1负载晶体管中的活性区域与上述第1激励晶体管中的活性区域连接，而且对上述第2负载晶体管及第2激励晶体管的栅极进行连接；第2单元节点，其使上述第2负载晶体管中的活性区域与上述第2激励晶体管中的活性区域连接，而且对上述第1负载晶体管及第1激励晶体管的栅极进行连接；第1存取晶体管，其被连接在上述第1单元节点与第1位线之间，其栅极被连接于字线；第2存取晶体管，其被连接在上述第2单元节点和与上述第1位线成对的第2位线之间，其栅极被连接于上述字线；绝缘膜及导电膜，其为与上述第1及第2单元节点一同构成充电容量体，按照在该第1及第2单元节点的上侧，共同覆盖该单元节点双方，在第1及第2单元节点与导电膜之间裹夹绝缘膜的原则形成。2.权利要求1中记载的半导体存储装置，其特征在于进一步在上述各存储单元中，上述第1及第2激励晶体管分别在形成于半导体基片上的两侧的第1导电型阱区的任意一方上被构成，同时上述第1及第2负载晶体管共同在形成于上述半导体基片上的中央的第2导电型阱区上被构成，上述第1单元节点按照跨越上述第1激励晶体管被构成的第1导电型阱区和上述第1负载晶体管被构成的第2导电型阱...
【专利技术属性】
技术研发人员：大林茂树，石垣佳之，横山岳宏，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]
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