分离闸极快闪存储器的制造方法技术

一种分离闸极快闪存储器的制造方法，包括以下步骤：提供一基底，该基底中具有一第一掺杂区，其上形成有一具有一凹槽的第一绝缘层，且第一绝缘层中形成有一第一导电层及一浮接闸极层，第一导电层与第一掺杂区电性接触，浮接闸极层则与基底及第一导电层绝缘；沿凹槽及第一绝缘层表面形成一第二导电层；平坦化第二导电层而移除第一绝缘层表面上的第二导电层；蚀刻沿凹槽形成的第二导电层，使凹槽底部的第一绝缘层露出且凹槽侧壁仍残留有第二导电层；移除凹槽底部露出的第一绝缘层而露出基底；沿第二导电层形成一第二绝缘层；在凹槽底部露出的基底中形成一第二掺杂区；形成一第三导电层填满凹槽。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，尤其是一种可缩短字符线(word line)与位线接触插塞(bit line contact)间距的分离闸极快闪(split gate flash)存储器的制造方法。首先，如附图说明图1A所示，提供一硅基底10，并在硅基底10上形成一闸极氧化层11及一多晶硅层12。接着，如图1B所示，在多晶硅层12上形成一氮化硅层13，同时利用蚀刻步骤在氮化硅层13中形成凹槽131，并使凹槽131底部的多晶硅层12亦被蚀刻而产生凹陷。然后，如图1C所示，沉积一氧化硅层14并利用平坦化制程移除覆盖于氮化硅层13上的氧化硅层14而仅残留填满凹槽131的氧化硅层14。再来，如图1D所示，使用一光阻层15为屏蔽，对氮化硅层13及多晶硅层12进行蚀刻而形成凹槽132，使凹槽132底部的闸极氧化层11露出，并在硅基底10中植入离子而形成一源极掺杂区101。接着，如图1E所示，移除光阻层15。沉积一氧化硅层16并进行回蚀，而去除凹槽132底部露出的闸极氧化层11并于凹槽132侧壁残留下氧化硅层16做为间隙壁(spacer)之用。再沉积一多晶硅层17，并利用平坦化制程去除覆盖于氮化硅层13与氧化硅层14上方的多晶硅层17，而留下填满凹槽132的多晶硅层17。然后，如图1F所示，对多晶硅层17进行氧化而在多晶硅层17上形成氧化硅层18，再使用光阻层(图未显示)为屏蔽进行蚀刻，使两侧的氮化硅层13、多晶硅层12与门极氧化层11被移除而露出硅基底10。再来，如图1G所示，形成一附着于可见沉积层表面与侧壁的氧化硅层19，再沉积一附着于氧化硅层19表面的多晶硅层20。接着，如图1H所示，对多晶硅层20进行蚀刻，留下覆盖于氧化硅层19转折处的多晶硅层20以做为字符线之用。最后，如图1I所示，沉积一介电层21，并蚀刻介电层21及氧化硅层19而形成曝露硅基底10的介层孔211，以介电层21为屏蔽对露出的硅基底10进行离子植入，产生一汲极掺杂区102，再沉积一金属层22，填满介层孔211，以做为位线的接触插塞之用。在上述的传统分离闸极闪存的制程中，由于使用金属层做为位线的接触插塞，使其与做为字符线用的多晶硅层20必需保持一定的间距W(如第1I图所示)，以避免位线与字符线发生短路的问题，造成电路面积的缩小遭遇瓶颈。本专利技术的一目的在于提供一种，包括以下步骤提供一基底，该基底中具有一第一掺杂区，该基底上形成有一具有一凹槽的第一绝缘层，且该第一绝缘层中形成有一第一导电层及一浮接闸极层，该第一导电层与该第一掺杂区电性接触，该浮接闸极层则与该基底及该第一导电层绝缘。沿该凹槽及该第一绝缘层表面形成一第二导电层。平坦化该第二导电层，而移除该第一绝缘层表面上的第二导电层。蚀刻沿该凹槽形成的该第二导电层，使该凹槽底部的该第一绝缘层露出且该凹槽侧壁仍残留有该第二导电层。移除该凹槽底部露出的该第一绝缘层而露出该基底。沿该第二导电层形成一第二绝缘层。在该凹槽底部露出的该基底中形成一第二掺杂区。形成一第三导电层填满该凹槽。具体实施例方式图2A至图2L显示本专利技术一实施例中。首先，如图2A所示，提供一硅基底30，并在硅基底30上形成一闸极氧化层31及一多晶硅层32。接着，如图2B所示，在多晶硅层32上形成一氮化硅层33，同时利用蚀刻步骤在氮化硅层33中形成凹槽331，并使凹槽331底部的多晶硅层32亦被蚀刻而产生凹陷。然后，如图2C所示，沉积一氧化硅层34并利用平坦化制程移除覆盖于氮化硅层33上的氧化硅层34而仅残留填满凹槽331的氧化硅层34。再来，如图2D所示，使用一光阻层35为屏蔽，对氮化硅层33及多晶硅层32进行蚀刻而形成凹槽332，使凹槽332底部的闸极氧化层31露出，并在硅基底30中植入离子而形成一源极掺杂区301。接着，如图2E所示，移除光阻层35。沉积一氧化硅层36并进行回蚀，而去除凹槽332底部露出的闸极氧化层31并于凹槽332侧壁残留下氧化硅层36做为间隙壁(spacer)之用。再沉积一多晶硅层37，并利用平坦化制程去除覆盖于氮化硅层33与氧化硅层34上方的多晶硅层37，而留下填满凹槽332的多晶硅层37。然后，如图2F所示，对多晶硅层37进行氧化而在多晶硅层37上形成氧化硅层38，再使用光阻层(图未显示)为屏蔽进行蚀刻，使两侧的氮化硅层33、多晶硅层32与门极氧化层31被移除而露出硅基底30。再来，如图2G所示，形成一附着于可见沉积层表面与侧壁的氧化硅层39，再沉积一附着于氧化硅层39表面的多晶硅层40。接着，如图2H所示，对多晶硅层40进行平坦化制程，使覆盖于上方的多晶硅层40移除而形成一平坦表面。然后，如图2I所示，对多晶硅层40进行蚀刻。此时由于多晶硅层40经过平坦化，消除了其弧状的转角而产生一较接近垂直的转角，因此蚀刻的结果将可使靠近硅基底30表面的多晶硅层40被移除，露出其下的氧化硅层39而留下附着于氧化硅层39垂直侧壁的多晶硅层40。如此，做为字符线用的多晶硅层40将形成方块状，而非传统制程中所形成的弧状。然后再将露出的氧化硅层39移除。再来，如图2J所示，对硅基底30及多晶硅层40进行氧化，而在两者的表面产生氧化硅层41。在此处由于做为字符线用的多晶硅层40一般均会有离子植入，因此，在多晶硅层40表面所生成的氧化层41的厚度会较在硅基底30表面所生成的氧化层41的厚度大。接着，如图2K所示，对氧化硅层41进行回蚀，由于在硅基底30表面与多晶硅层40表面的氧化硅层41厚度不同，蚀刻的结果将使硅基底30表面的氧化硅层41被移除而留下多晶硅层40表面的氧化硅层41。然后再进行离子植入而在硅基底30中形成一汲极掺杂区302。最后，如图2L所示，沉积一多晶硅层42，填入两相邻字符线(多晶硅层40)间的凹孔中，以做为位线的接触插塞之用。综合上述，本专利技术藉由在传统制程步骤中增加对字符线多晶硅层的平坦化步骤，消除其弧状转角而形成一方块状的字符线，同时利用硅基底与多晶硅层不同的氧化特性，制作字符线与位线接触插塞间的绝缘氧化层，再直接以多晶硅层形成位线的接触插塞，避免传统上使用金属层制作位线接触插塞时所造成的间距问题，而可以有效缩短存储单元的间距，减少电路面积。虽然本专利技术已以一较佳实施例揭露如上，然其并非用以限定本专利技术，任何熟习此技艺者，在不脱离本专利技术的精神和范围内，当可作些许的更动与润饰，因此本专利技术的保护范围当以权利要求书所界定者为准。本文档来自技高网...

【技术保护点】
一种分离闸极快闪存储器的制造方法，其特征是：包括以下步骤： 提供一基底，该基底中具有一第一掺杂区，该基底上形成有一具有一凹槽的第一绝缘层，且该第一绝缘层中形成有一第一导电层及一浮接闸极层，该第一导电层与该第一掺杂区电性接触，该浮接闸极层则与该基底及该第一导电层绝缘； 沿该凹槽及该第一绝缘层表面形成一第二导电层； 平坦化该第二导电层，而移除该第一绝缘层表面上的第二导电层； 蚀刻沿该凹槽形成的该第二导电层，使该凹槽底部的该第一绝缘层露出且该凹槽侧壁仍残留有该第二导电层； 移除该凹槽底部露出的该第一绝缘层而露出该基底； 沿该第二导电层形成一第二绝缘层； 在该凹槽底部露出的该基底中形成一第二掺杂区；以及 形成一第三导电层填满该凹槽。

【技术特征摘要】
1.一种分离闸极快闪存储器的制造方法，其特征是包括以下步骤提供一基底，该基底中具有一第一掺杂区，该基底上形成有一具有一凹槽的第一绝缘层，且该第一绝缘层中形成有一第一导电层及一浮接闸极层，该第一导电层与该第一掺杂区电性接触，该浮接闸极层则与该基底及该第一导电层绝缘；沿该凹槽及该第一绝缘层表面形成一第二导电层；平坦化该第二导电层，而移除该第一绝缘层表面上的第二导电层；蚀刻沿该凹槽形成的该第二导电层，使该凹槽底部的该第一绝缘层露出且该凹槽侧壁仍残留有该第二导电层；移除该凹槽底部露出的该第一绝缘层而露出该基底；沿该第二导电层形成一第二绝缘层；在该凹槽底部露出的该基底中形成一第二掺杂区；以及形成一第三导电层填满该凹槽。2.如权利要求1所述的分离闸极快闪存储器的制造方法，其特征是沿该第二导电层形成该第二绝缘层的方法包括以下步骤氧...

【专利技术属性】
技术研发人员：谢佳达，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]