堆栈闸极快闪存储装置的制造方法制造方法及图纸

一种堆栈闸极快闪存储装置的制造方法，包括以下步骤：提供一基底；在基底上依序沉积一第一及第二沉积层；在第二、第一沉积层及基底中形成一深及基底中的第一凹槽；形成一填满第一凹槽的第一绝缘层；移除第二沉积层而露出第一绝缘层侧壁；蚀刻第一沉积层及第一绝缘层，而在第一绝缘层形成一梯状侧壁，并移除第一沉积层而形成一曝露基底的第二凹槽；在曝露的基底表面形成一第二绝缘层；沉积一第一闸极层并回蚀而使第一闸极层位于第二凹槽中且在第一闸极层中间及侧边分别形成一凹陷部及尖端部；蚀刻第一绝缘层而使第一闸极层的尖端部露出；在第一闸极层表面形成一第三绝缘层；沉积一第二闸极层填满第二凹槽。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术设计半导体晶体管制造技术，尤其是一种可在控制闸极与浮接闸极中形成尖端部(tip)的堆栈闸极(stacking gate)快闪存储装置的制造方法，该方法可提高内存写入与抹除速度，降低控制闸极所需的偏压。
技术介绍
图1A～图1C显示了一传统堆栈闸极快闪存储装置的结构，其中图1A为上视图，而图1B及图1C分别为沿线XX’及YY’的剖面图。传统堆栈闸极快闪存储装置包括一硅基底10、汲极掺杂区101、源极掺杂区102、绝缘氧化层11、做为浮接闸极用的多晶硅层12、做为控制闸极用的多晶硅层13，用以连接源极掺杂区102的接触插塞(contact)14、用以连接汲极掺杂区101的金属层15、用以做为浅沟隔离的氧化层16及浅沟隔离凹槽中的衬氧化层17(lining oxide)。在上述传统堆栈闸极快闪存储装置中，具有以下缺点1.控制闸极13与浮接闸极12相邻处不论在图1A的XX’或YY’上均成一平面，不利于在进行写入与读取时的热电子运动，而导致需要在控制闸极13上施加较大的偏压值。2.每一列存储单元的源极掺杂区102系藉由接触插塞14连接，接触插塞14的存在将导致存储单元间的间距增加，造成电路面积缩小时的瓶颈。3.汲极掺杂区101位于浮接闸极12的侧下方，其电位不易耦合至浮接闸极12上，在进行写入与抹除动作时无法有效帮助热电子运动，仅能由控制闸极13的电位决定，亦使控制闸极需要较大的偏压且亦造成抹除时仅能一次抹除一行存储单元的限制。本专利技术的一目的在于提供一种，包括以下步骤提供一基底。在该基底上依序沉积一第一及第二沉积层。在该第二、第一沉积层及该基底中形成一深及该基底中的第一凹槽。形成一填满该第一凹槽的第一绝缘层。移除该第二沉积层而露出该第一绝缘层侧壁。蚀刻该第一沉积层及该第一绝缘层，而在该第一绝缘层形成一梯状侧壁，并移除该第一沉积层而形成一曝露该基底的第二凹槽。在该曝露的基底表面形成一第二绝缘层。沉积一第一闸极层并回蚀而使该第一闸极层位于该第二凹槽中且在该第一闸极层中间及侧边分别形成一凹陷部及尖端部。蚀刻该第一绝缘层而使该第一闸极层的尖端部露出。在该第一闸极层表面形成一第三绝缘层。沉积一第二闸极层填满该第二凹槽。藉此，本专利技术在控制闸极与浮接闸极中形成相对的尖端部与凹陷部，有利于热电子由浮接闸极穿隧到控制闸极(抹除时)或由控制闸极穿隧到浮接闸极(写入时)的运动；同时，将汲极掺杂区扩大至浮接闸极下方，使其电位可耦合至浮接闸极，帮助控制闸极产生吸引热电子运动的电场，降低控制闸极需要的偏压值，亦因此可以藉由汲极掺杂区电位的不同，可以一次仅抹除一个存储单元。附图说明图1A～图1C显示了一传统堆栈闸极快闪存储装置的结构；图2A～图9C显示了本专利技术一实施例中。符号说明10、20～硅基底；101、201～汲极掺杂区；102、202～源极掺杂区；11、16、17、21、23、25、26、27、29、31～氧化层；12、28～浮接闸极；13、30～控制闸极；14～接触插塞；15、32～金属层；22、24～氮化层；261、262～凹槽；302、303～凹孔；281～浮接闸极尖端部；282～浮接闸极凹陷部；301～控制闸极突出部；311～介层孔。首先，如图2A、2B及2C所示，提供一硅基底20，在硅基底20上依序沉积一氧化层21、氮化层22、氧化层23、氮化层24，并蚀刻该些沉积层及硅基底20而形成深及硅基底20中、做为浅沟隔离(STI)用的凹槽261。沿凹槽261的底部及侧壁生成一衬氧化层(lining oxide)25，并在以凹槽261中填满绝缘用的氧化层26。接着，如图3A、3B、3C所示，利用蚀刻步骤移除氮化层24及氧化层23，由于在进行氧化层23的蚀刻时，氧化层26亦会被蚀刻，因此部份氧化层26的侧壁同时被移除。如此，使得氧化层26在YY’方向的剖面上形成一梯状侧壁。然后，如图4A、4B、4C所示，再利用蚀刻步骤将氮化层22、氧化层21移除，形成曝露主动区(active area)硅基底20表面的凹槽262，而完成一具有梯状侧壁氧化层的浅沟隔离结构。再来，如图5A、5B、5C所示，在被曝露的硅基底20表面生成一闸极氧化层27。再沉积一多晶硅层28。由于氧化层26的梯状侧壁，使得多晶硅层28在凹槽262上方形成「v」字型的凹陷。接着，如图6A、6B、6C所示，回蚀多晶硅层28，仅残留部份于凹槽262中，做为浮接闸极的用。由于多晶硅层28在凹槽262上方有「v」型凹陷，使得回蚀的结果，将使位于凹槽262中的浮接闸极在YY’方向剖面上，其中间形成凹陷部282而两侧则突出形成尖端部281。然后，如图7A、7B、7C所示，对氧化层26进行蚀刻，再将部份侧壁移除而使多晶硅层28的尖端部281露出。在多晶硅层28表面生成一闸极氧化层29，沉积一多晶硅层30，以做为控制闸极的用。由于多晶硅层28中间具有凹陷部282，因此在控制闸极的相对处会形成突出部301。对堆栈的浮接、控制闸极进行蚀刻，而形成曝露硅基底20表面的凹孔302及303，以将每一条堆栈闸极切割。再来，如图8A、8B、8C所示，对氧化层26及隔离浅沟261中的衬氧化层25进行蚀刻，使同一行的凹孔302连通形成一条曝露硅基底20表面的凹槽302’。利用离子植入法，在凹槽302’、凹孔303底部的硅基底20中分别形成多条共同源极掺杂区201、及多个汲极掺杂区202。其中，汲极掺杂区202再经过一回火(anneal)步骤，使其掺杂离子向外扩散至浮接闸极28的下方。最后，如图9A、9B、9C所示，沉积一介电层(氧化层)31，并在介电层31中形成介层孔311。沉积并定义一做为导线及插塞用的金属层32，使同一列存储单元的汲极掺杂区电性连接。在本实施的堆栈闸极快闪存储装置中，具有以下的优点1.如图9C所示，在控制闸极30与浮接闸极28相邻处，两者均具有突出的尖端部，可加强两者间的电场强度，使得热电子更容易由浮接闸极穿隧到控制闸极(抹除时)或由控制闸极穿隧到浮接闸极(写入时)，在控制闸极30上的偏压即可降低。2.如图9A所示一行存储单元的共同源极掺杂区201系直接于基底20中一体形成，不需藉由接触插塞连接，使存储单元间的间距缩短，而减小电路面积。3.如图9B所示，汲极掺杂区202扩展至浮接闸极28的下方，其电位可以耦合至浮接闸极28上，在进行写入与抹除动作时可增加控制闸极与浮接闸极间的电位差而有效加大电场强度以帮助热电子运动，降低控制闸极所需的偏压值；同时，亦使得热电子的运动方向可由控制闸极与汲极间的电位共同决定，如此即可在抹除时藉由控制闸极(行)与汲极(列)的电位选择一个存储单元进行抹除。虽然本专利技术已以一较佳实施例揭露如上，然其并非用以限定本专利技术，任何熟习此技艺者，在不脱离本专利技术的精神和范围内，当可作些许的更动与润饰，因此本专利技术的保护范围当以权利要求书所界定者为准。本文档来自技高网...

【技术保护点】
一种堆栈闸极快闪存储装置的制造方法，其特征是：包括以下步骤： 提供一基底； 在该基底上依序沉积一第一及第二沉积层； 在该第二、第一沉积层及该基底中形成一深及该基底中的第一凹槽； 形成一填满该第一凹槽的第一绝缘层； 移除该第二沉积层而露出该第一绝缘层侧壁； 蚀刻该第一沉积层及该第一绝缘层，而在该第一绝缘层形成一梯状侧壁，并移除该第一沉积层而形成一曝露该基底的第二凹槽； 在该曝露的基底表面形成一第二绝缘层； 沉积一第一闸极层并回蚀而使该第一闸极层位于该第二凹槽中且在该第一闸极层中间及侧边分别形成一凹陷部及尖端部； 蚀刻该第一绝缘层而使该第一闸极层的尖端部露出； 在该第一闸极层表面形成一第三绝缘层；以及 沉积一第二闸极层填满该第二凹槽。

【技术特征摘要】
1.一种堆栈闸极快闪存储装置的制造方法，其特征是包括以下步骤提供一基底；在该基底上依序沉积一第一及第二沉积层；在该第二、第一沉积层及该基底中形成一深及该基底中的第一凹槽；形成一填满该第一凹槽的第一绝缘层；移除该第二沉积层而露出该第一绝缘层侧壁；蚀刻该第一沉积层及该第一绝缘层，而在该第一绝缘层形成一梯状侧壁，并移除该第一沉积层而形成一曝露该基底的第二凹槽；在该曝露的基底表面形成一第二绝缘层；沉积一第一闸极层并回蚀而使该第一闸极层位于该第二凹槽中且在该第一闸极层中间及侧边分别形成一凹陷部及尖端部；蚀刻该第一绝缘层而使该第一闸极层的尖端部露出；在该第一闸极层表面形成一第三绝缘层；以及沉积一第二闸极层填满该第二凹槽。2.如权利要求1所述的堆栈闸极快闪存储装置的制造方法，其特征是更包括以下步骤依序蚀刻该第二闸极层、该第三绝缘层、该第一闸极层及该第二绝缘层，形成曝露该基底的复数第三凹槽；以及在被该些第三凹槽曝露的该基底中形成一汲极及源极掺杂区，而形成至少一列存储单元，其中该汲极掺杂区...

【专利技术属性】
技术研发人员：谢佳达，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]