降低静电放电损坏的倒装SOI芯片结构与制造方法技术

本发明专利技术涉及一种降低静电放电损坏的倒装ＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）芯片结构，该ＳＯＩ芯片结构包括有一硅基板（ｓｉｌｉｃｏｎｓｕｂｓｔｒａｔｅ），一绝缘层（ｉｎｓｕｌａｔｏｒ）设于硅基板之上，一电路层（ａｃｔｉｖｅｌａｙｅｒ）设于绝缘层之上，以及一导电层电连接硅基板的一顶边与硅基板以及电路层的两侧边，用来建立该电路层与该硅基板的电连接以提供一静电放电路径。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种降低静电放电损坏(electrostatic discharge damage，ESD)的倒装(flip chip)SOI硅芯片结构与制造此倒装硅芯片结构的方法，尤指一种利用电连接此倒装SOI硅芯片的电路层与硅基板(siliconsubstrate)，以提供额外静电放电路径的倒装SOI硅芯片结构与制造此倒装SOI硅芯片结构的方法。
技术介绍
于一绝缘层(氧化层)上成长硅(SOI，silicon-on-insulator)或其它半导体材料使成一电路层的芯片结构，早已成为数十年来电子产业的重要发展。这类SOI芯片(SOI chip)结构的优点在于电性能良好。尽管如此，由于倒装SOI芯片(flip-chip SOI chip)于操作时其硅基板因为电流的不易接地而会有静电累积的情况出现，特别是当所累积的静电电荷量到达一定程度之后，将有可能产生瞬间电流穿透(punch through)位于电路层下方的绝缘层而对SOI芯片电路层的结构及操作产生损坏性的结果。在发现这问题之后，各个研究人员或各企业全力以赴试图排除此静电累积的现象，并改善因为静电累积所衍生的后果。请参阅图1，图1为采用公知技术排除静电累积的SOI芯片结构10的示意图。SOI芯片结构10包括有一硅基板12，一绝缘层13成长于硅基板12之上，一电路层14成长于绝缘层13之上，以及至少一导电栓(conductiVe plug)15由电路层14开始穿透绝缘层13一直到硅基板12。于操作SOI芯片结构10过程中所可能累积于电路层14的静电可以经由导电栓15传导至硅基板12。同理，于操作SOI芯片结构10过程中所可能累积于硅基板12的静电亦可以经由导电栓15传导至电路层14。由于倒装SOI芯片10的电路层14另外与一电路板(未显示)电连接，故累积于硅基板12的静电经由导电栓15传导至电路层14，再通过此电路板传导至此SOI芯片结构10之外，而不会影响SOI芯片结构10的正常操作。虽然导电栓15具有排除静电的功用，但由于导电栓15的设置，使得SOI芯片结构10于制造过程中需要多一道光罩的程序来产生这些导电栓15，如此一来将会增加整个生产成本；且由于导电栓15的设置，使得电路层14的部分空间被这些导电栓15占据，使得单位面积电路层14所能包括的电路数目因此降低。请参阅图2，图2为采用公知技术排除静电累积的另一SOI芯片结构20的示意图。如美国专利第6，245，600号所公开的SOI芯片结构20包括有一硅基板21具两侧边23，一绝缘层24，一电路层26同样具有两侧边27，以及至少一导电层(conductive layer)28电连接硅基板21的两侧边23与电路层26的两侧边27。导电层28的功用在于让累积于电路层26的静电能通过导电层28与硅基板21的电连接，将这些静电排除至SOI芯片结构20之外。于此SOI芯片结构20中，导电层28仅分别电连接电路层26的两侧边27以及硅基板21的两侧边23用以来提供一静电电荷的放电路径。尽管这样的设计已能排除静电累积的情况，在实际操作上，排除静电电荷的速度仍然不够，还是有可能发生部分静电累积来不及排除的情况。由上可知，上述公知技术在实际使用上，显然具有不便与缺陷存在，而可待加以改善。
技术实现思路
本专利技术的主要目的在于提供一种降低静电放电损坏的倒装SOI芯片结构以及制造此种倒装SOI芯片结构的方法步骤，通过本专利技术的公开，将不需要多一层光罩制程以在电路层上设置导电栓，而能节省制造成本并加大电路层单位面积内的电路数量；同时由于导电层不仅连接电路层与硅基板的两侧边，更继续延伸到硅基板的顶边，而因此可以增加静电的放电速率以避免任何静电的累积造成SOI芯片本身结构乃至于操作时的困扰，而能加速静电放电的速率，避免静电累积现象的发生。为达成上述目的，本专利技术主要提供一种减低静电放电损坏的SOI芯片结构与制造此SOI芯片结构的方法。本专利技术的SOI芯片由于通过导电层连接电路层的两侧边与硅基板的两侧边及其顶边，来提供另外的静电放电路径，而能加速静电放电的速率，避免静电累积现象的发生。具体地讲，本专利技术公开一种降低静电放电损坏的倒装SOI芯片结构，其特征在于，该SOI芯片结构包括有一硅基板(silicon substrate)；一绝缘层(insulator)设于该硅基板之上；一电路层(active layer)设于该绝缘层之上；以及一导电层电连接该硅基板的一顶边与该硅基板以及该电路层的两侧边，用来建立该电路层与该硅基板的电连接以提供一第一静电放电路径。所述的导电层仅包覆部分该硅基板的顶边。所述的导电层包覆全部该硅基板的顶边。所述的电路层包括有一静电保护电路(electrostatic dischargeprotection circuit)。所述的倒装SOI芯片结构，另外包括有至少一导电栓(conductive plug)用来提供一第二静电放电路径。所述的电路层利用至少一导电凸块(bump)与一外部印刷电路板(PCB)电连接。本专利技术还公开一种用来制造一可以降低静电放电损坏的倒装SOI芯片结构的方法，用来制造该SOI芯片结构的一芯片，至少包括有一硅基板，一绝缘层成长于该硅基板之上，以及一电路层成长于该绝缘层之上，其特征在于，该方法包括有于该电路层上方贴上一具有特定厚度的胶带；翻转该芯片，由该芯片硅基板的一顶边开始对该芯片进行切割，直切到但未切断该胶带为止，使得该芯片被切割成数个倒装SOI芯片结构，使得该硅基板、该绝缘层以及该电路层均因切割而形成有两侧边；于该硅基板的顶边及侧边、该绝缘层的侧边以及该电路层的侧边涂覆或沉积一导电层；以及从胶带上取下数个芯片结构；其中该导电层系用来建立该电路层与该硅基板的电连接以提供一第一静电放电路径。所述的方法，另外包括有先在该硅基板的顶边做一遮蔽后再涂覆或沉积该导电层，以形成一开口。所述的方法，其特征在于，该导电层仅包覆部分该硅基板的顶边。本专利技术还公开一种用来制造一可以降低静电放电损坏的倒装SOI芯片结构的方法，包括有下列步骤提供一硅基板；设置一绝缘层于该硅基板上；设置至少一电路层于该绝缘层上；以及设置一导电层于相对于该硅基板接触该绝缘层的一第一硅基板面的第二硅基板面上，该导电层亦覆盖于该硅基板、该绝缘层、及该电路层的两侧边，以使该电路层与该导电层电连接。为了能更进一步了解本专利技术为达成预定目的所采取的技术、手段及功效，请参阅以下有关本专利技术的详细说明与附图，相信本专利技术的目的、特征与特点，可得以深入具体的了解，然而附图仅供参考与说明用，并非用来对本专利技术加以限制。附图说明图1为采用公知技术的SOI芯片结构的示意图；图2为采用公知技术的SOI芯片结构的另一示意图；图3本专利技术的倒装SOI芯片结构的示意图；图4为本专利技术的另一实施例的示意图；图5为本专利技术的另一实施例的示意图；图6为依据本专利技术制造倒装SOI芯片的方法的流程图；图7为本专利技术的另一实施例的流程图。图标的符号说明10、20、30、50 SOI芯片结构 12、21、31、51硅基板32、52硅基板的 23、33、53 硅基板的侧边顶边13、24、34、54 绝缘层 14、26、35、55电路层15、58 导电栓 27、36、56 电路层的侧本文档来自技高网...

【技术保护点】
一种降低静电放电损坏的倒装ＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）芯片结构，其特征在于，该ＳＯＩ芯片结构包括有：一硅基板（ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅ）；一绝缘层（ｉｎｓｕｌａｔｏｒ）设于该硅基板之上；一电路层（ ａｃｔｉｖｅ ｌａｙｅｒ）设于该绝缘层之上；以及一导电层电连接该硅基板的一顶边与该硅基板以及该电路层的两侧边，用来建立该电路层与该硅基板的电连接以提供一第一静电放电路径。

【技术特征摘要】
1.一种降低静电放电损坏的倒装SOI(silicon-on-insulator)芯片结构，其特征在于，该SOI芯片结构包括有一硅基板(silicon substrate)；一绝缘层(insulator)设于该硅基板之上；一电路层(active layer)设于该绝缘层之上；以及一导电层电连接该硅基板的一顶边与该硅基板以及该电路层的两侧边，用来建立该电路层与该硅基板的电连接以提供一第一静电放电路径。2.如权利要求1所述的倒装SOI芯片结构，其特征在于，该导电层仅包覆部分该硅基板的顶边。3.如权利要求1所述的倒装SOI芯片结构，其特征在于，该导电层包覆全部该硅基板的顶边。4.如权利要求1所述的倒装SOI芯片结构，其特征在于，该电路层包括有一静电保护电路(electrostatic discharge protection circuit)。5.如权利要求1所述的倒装SOI芯片结构，其特征在于，另外包括有至少一导电栓(conductive plug)用来提供一第二静电放电路径。6.如权利要求1所述的倒装SOI芯片结构，其特征在于，该电路层利用至少一导电凸块(bump)与一外部印刷电路板(PCB)电连接。7.一种用来制造一可以降低静电放电损坏的倒装SOI芯片结构的方法，用来制造该SOI芯片结构的一芯片，至少包括有一硅基板，一绝缘层成长于该硅基板之上，以及一电路层成长于该绝缘层之上，其特征在于，该方法包括有于该电路层上方贴上一具有特定厚度的胶带；翻转该芯片，由该芯片硅基板的一顶边开始对该芯片进行切割，直切到但未切断该胶带为止，使得该芯片被切割成数个倒装SOI芯片结构，使得该硅基板、该绝缘层以及该电路层均因切割而形成有两侧边；于该硅基板的顶边及侧边、该绝缘层的侧边以及该电路层的侧边涂覆或沉积一导电层；以及从胶带上取下数个芯片结构；其中该导电层系...

【专利技术属性】
技术研发人员：钱家锜，张钦俞，朱建德，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]