ESD保护电路元件制造技术

一种由基纳二极管所构成的ＥＳＤ保护电路元件，包含有：一基纳二极管，设于一半导体晶片的基底中；一介电层，设于该基底上；一护垫金属，设于该基纳二极管上方的该介电层表面；至少一第一接触插塞，设于该介电层之中，并电连接该护垫金属与该基纳二极管；一保护层，覆盖于该半导体晶片表面，并暴露该护垫金属的部分表面；至少一掺杂区域，设于该基纳二极管的外的基底中；至少一电力线，设于该半导体晶片的该保护层上；以及至少一第二接触插塞，用来电连接该掺杂区域以及该电力线；因本发明专利技术将一基纳二极管形成于一护垫之下，可节省习知技术中ＭＯＳ二极管在晶片上所占的元件空间，同时该基纳二极管可通过该护垫的光罩当作反光罩而形成，能节省习知技术的繁复制程。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，提供一种由基纳二极管(Zener diode)构成的ESD保护电路元件，尤指一种结合护垫(pad)与基纳二极管的ESD保护电路元件。
技术介绍
静电放电(electrostatic discharge，简称ESD)现象是半导体制程中一种常见的现象，其所带来的过量电荷，会在极短的时间内经由集成电路的I/O接脚(pin)传入集成电路中，而破坏集成电路的内部电路(internal circuit)。为了解决此一问题，厂商通常在内部电路与I/O接脚之间设置一保护电路，该保护电路必须在静电放电的脉冲(pulse)未到达内部电路之前先行启动，以迅速地消除过高的电压，进而减少ESD现象所导致的破坏。习知避免静电脉冲造成静电崩溃(electrostatic breakdown)的方法，是利用一N型井-P型基底构成的二极管(n well-p substrate diode)或是一金属氧化半导体场效晶体管(MOSFET)构成的寄生二极管(parasitic)作为ESD保护电路元件。请参阅图1，图1为习知一金属氧化半导体二极管(MOD diode)作为ESD保护电路元件的本文档来自技高网...

【技术保护点】
一种ＥＳＤ保护电路元件，其特征是：该ＥＳＤ保护电路元件包含有：一基纳二极管，设于一半导体晶片的基底中；一介电层，设于该基底上；一护垫金属，设于该基纳二极管上方的该介电层表面；至少一第一接触插塞，设于该介电层之 中，并电连接该护垫金属与该基纳二极管；以及一保护层，覆盖于该半导体晶片表面，并暴露该护垫金属的部分表面。

【技术特征摘要】
1.一种ESD保护电路元件，其特征是该ESD保护电路元件包含有一基纳二极管，设于一半导体晶片的基底中；一介电层，设于该基底上；一护垫金属，设于该基纳二极管上方的该介电层表面；至少一第一接触插塞，设于该介电层之中，并电连接该护垫金属与该基纳二极管；以及一保护层，覆盖于该半导体晶片表面，并暴露该护垫金属的部分表面。2.如权利要求1所述的ESD保护电路元件，其特征是另包含有至少一掺杂区域，设于该基纳二极管的外的基底中；至少一电力线，设于该半导体晶片的该介电层上；以及至少一第二接触插塞，用来电连接该掺杂区域以及该电力线。3.如权利要求1所述的EDD保护电路元件，其特征是该基纳二极管由一N型掺杂区域以及一P型掺杂区域上、下堆叠所构成。4.如权利要求3所述的ESD保护电路元件，其特征是该基底为一P型硅基底。5.如权利要求3所述的ESD保护电路元件，其特征是该基底为一P型井。6.如权利要求1所述的ESD保护电路元件，其特征是该基纳二极管由一P型掺杂区域以及一N型掺杂区域上、下堆叠所构成。7.如权利要求6所述的ESD保护电路元件，其特征是该基底为一N型硅基底。8.如权利要求6所述的ESD保护电路元件，其特征是该基底为一N型井。9.如权利要求1所述的ESD保护电路元件，其特征是该基纳二极管由一P型掺杂区域以及一N型掺杂区域堆叠构成，且该P型掺杂区域以及该N型掺杂区域的掺质剂量均约为E13～E14cm-2。10.一种ESD保护电路元件，其特征是该ESD保护电路元件包含有一基纳二极管，设于一半导体晶片的基底中；以及一...

【专利技术属性】
技术研发人员：唐天浩，陈孝贤，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]