静电放电保护电路制造技术

本发明专利技术涉及一种静电放电保护电路，包括一芯片，具有接收第一电源的输入输出装置区以及接收第二电源的核心元件区，核心元件区具有耦接于第二电源的接合垫，以及ＮＭＯＳ晶体管，其源极耦接于一接地电位。保护电路耦接于芯片以及接合垫之间，具有ＰＭＯＳ晶体管，其栅极耦接于接地电位，源极耦接于第二电源，而漏极系耦接于ＮＭＯＳ晶体管的栅极。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术有关于一种，特别有关于一种避免位于核心元件区的元件受到静电放电应力破坏的。
技术介绍
静电放电(Electrostatic Discharge，以下以ESD简称)是普遍存在于集成电路的测量、组装、安装及使用过程中，其可能造成集成电路的损坏，并间接影响电子系统的功能。然而，形成ESD应力的原因，最常见的是下列三种模型(1)人体放电模式(human body model)美军军事标准883号方法3015.6(MIL-STD-883，Method 3015.6)所界定的模型，其代表人体所带静电碰触集成电路的接脚时所造成的ESD应力。(2)机器模式(machine model)机器所带静电碰触集成电路接脚时所造成的ESD应力，以现有工业标准EIAJ-IC-121 method 20所界定之量测方法。(3)电荷元件模式(charge device model)原已带有电荷的集成电路在随后的过程中，接触接地导电物质，因此对集成电路形成一ESD脉冲路径。随着工艺技术的进步，ESD的耐受力已经是集成电路(integrated circuit，IC)可靠度的主要考量之一。尤其是半导体制程本文档来自技高网...

【技术保护点】
一种静电放电保护电路，包括：　　　　一芯片，具有接收第一电源的输入输出装置区以及接收第二电源的核心元件区，上述核心元件区具有耦接于上述第二电源的接合垫，以及一ＮＭＯＳ晶体管，其源极耦接于一接地电位；以及　　　　一保护电路，耦接于上述芯片以及上述接合垫之间，具有一ＰＭＯＳ晶体管，其栅极耦接于上述接地电位，源极耦接于上述第二电源，而漏极耦接于上述ＮＭＯＳ晶体管的栅极。

【技术特征摘要】
1.一种静电放电保护电路，包括一芯片，具有接收第一电源的输入输出装置区以及接收第二电源的核心元件区，上述核心元件区具有耦接于上述第二电源的接合垫，以及一NMOS晶体管，其源极耦接于一接地电位；以及一保护电路，耦接于上述芯片以及上述接合垫之间，具有一PMOS晶体管，其栅极耦接于上述接地电位，源极耦接于上述第二电源，而漏极耦接于上述NMOS晶体管的栅极。2.如权利要求1所述的静电放电保护电路，其特征在于，上述第二电源低于上述第一电源。3.一种静电放电保护电路，包括一芯片，具有接收第一电源的输入输出装置区以及接收第二电源的核心元件区，上述核心元件区具有耦接于上述第二电源的接合垫，以及由第一PMOS晶体管以及第一NMOS晶体管所构成的第一反相逻辑闸，其中上述第一PMOS晶体管的源极耦接于上述第二电源，其漏极与上述第一NMOS晶体管的漏极耦接，而栅极与上述第一NMOS晶体管的栅极耦接，上述第一NMOS晶体管的源极系耦接于一接地电位；以及一保护电路，耦接于上述芯片以及上述接合垫之间，具有第二PMOS晶体管以及第二NMOS晶体管所构成的第二反相逻辑闸，其中上述第二PMOS晶体管的源极耦接于上述第二电源，其漏极与上述第二NMOS晶体管的漏极耦接，并耦接于上述第一NMOS晶体管与第一PMOS晶体管栅极的连接点，而栅极与上述第二N...

【专利技术属性】
技术研发人员：俞大立，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]