【技术实现步骤摘要】
本专利技术概括而言涉及衬底加工过程中所采用的监控过程。本专利技术具体涉及控制集成电路装置制造过程中光致蚀刻的技术。
技术介绍
半导体衬底(如晶片或玻璃板)加工过程中常常涉及到光致抗蚀层涂层的蚀刻。例如，在称为双镶嵌(dual damascene)的加工中，需要在给定沟槽蚀刻之前，向后蚀刻光致抗蚀层。为了便于理解，在本说明中将以双镶嵌过程为例。不过应该想到，此处的本专利技术适用于需要控制光致抗蚀层蚀刻步骤的任何过程。概括来说，可使用双镶嵌集成来形成复杂集成电路装置中的高速接线。在双镶嵌集成过程中，在低介电常数(低-κ)电介质，诸如氟硅酸盐玻璃(FSG)，有机硅酸盐玻璃(OSG)例如黑金刚石(BLACK DIAMOND)或珊瑚(CORAL)，或自旋有机物(SOG-spin-on organic)例如SILK(丝绸)或FLARE中，形成沟槽和通道，并填充通常为铜的低电阻金属。使用铜来减小金属接线的电阻，并且使用低-κ电介质来减小金属接线之间的寄生电容。图1A-1F中表示先形成通道的一种双镶嵌过程步骤。在图1A中，在铜线102上形成双镶嵌堆100。一般，双镶嵌堆由一系...
【技术保护点】
【技术特征摘要】
1.一种在等离子体处理室中控制光致抗蚀剂蚀刻步骤的方法，所述光致抗蚀剂蚀刻步骤设计成将沉积在衬底表面上的光致抗蚀层向后蚀刻成具有预定光致抗蚀剂厚度的更薄的光致抗蚀层，所述方法包括使用等离子体蚀刻过程蚀刻所述光致抗蚀层；检测来自所述光致抗蚀层的干涉图案；以及在所述干涉图案的分析表明达到所述预定光致抗蚀剂厚度时终止所述光致抗蚀剂蚀刻步骤，从而所述预定光致抗蚀剂厚度大于零。2.如权利要求1所述的方法，其中所述光致抗蚀剂蚀刻步骤为双镶嵌过程中的整体光致抗蚀剂蚀刻。3.如权利要求1所述的方法，还包括用光源照射所述衬底。4.如权利要求3所述的方法，其中所述光源并非所述蚀刻过程中出现的等离子体发射。5.如权利要求1所述的方法，其中所述干涉图案包括从所述光致抗蚀层反射的反射等离子体发射。6.权利要求1所述的方法，其中所述干涉图案来自于所述衬底的UV照射。7.如权利要求6所述的方法，其中所述光致抗蚀层沉积在硬掩模层上。8.如权利要求7所述的方法，其中所述硬掩模层包括氮化硅(SiNx)。9.如权利要求8所述的方法，其中所述硬掩模层沉积在低-κ电介质层介电层上。10.如权利要求7所述的方法，还包括用波长从大约200nm到大约400nm的光源照射所述衬底。11.一种在等离子体处理室中蚀刻光致抗蚀层的方法，所述光致抗蚀层沉积在衬底上，所述方法包括执行第一光致抗蚀剂蚀刻步骤，用于使用第一等离子体蚀刻方法蚀刻所述光致抗蚀层，所述第一光致抗蚀剂蚀刻步骤设计成将所述光致抗蚀剂向下蚀刻成具有预定光致抗蚀剂厚度的更薄的光致抗蚀层，所述执行所述第一光致抗蚀剂蚀刻步骤包括在所述第一光致抗蚀剂蚀刻步骤期间检测来自所述光致抗蚀层的干涉图案，并在所述干涉图案的分析表明达到所述预定光致抗蚀剂厚度时终止所述第一光致抗蚀剂蚀刻步骤，从而所述预定光致抗蚀剂厚度大于零；以及之后执行第二光致抗蚀剂蚀刻步骤，用于使用不同于所述第一蚀刻方法的第二等离子体蚀刻方法蚀刻所述更薄的光致抗蚀层。12.如权利要求11所述的方法，其中所述第一光致抗蚀剂蚀刻步骤为双镶嵌过程中的整体光致抗蚀剂蚀刻。13.如权利要求11...
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