自我对准浮置栅极的浅沟渠结构制造方法技术

一种自我对准浮置栅极的浅沟渠隔离结构的制造方法，其特征在于，至少包含下列步骤：　　　　提供一基材，其中该基材上依序堆叠一穿遂氧化层、一多晶硅层，及一已图案化氮化硅层；　　　　使用该已图案化氮化硅层为一罩幕，蚀刻该多晶硅层至该穿遂氧化层时停止，并产生一牺牲层覆盖该多晶硅层的内侧；　　　　蚀刻该基材，至形成一浅沟渠；　　　　清除该牺牲层；　　　　氧化该浅沟渠的表面，形成一衬氧化层；及　　　　形成一沉积氧化层于该衬氧化层之上。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术有关一种自我对准浮置栅极的浅沟渠隔离结构的制造方法，特别是有关于一种具有自我对准浮置栅极的浅沟渠隔离结构的快闪存储器的制造方法。(2)
技术介绍
随着集成电路技术的高度发展，元件线宽日益缩小。因此浅沟渠隔离(ShallowTrench Isolation；STI)技术制作主动区域之间的绝缘结构，已逐渐普遍被采用。浅沟渠隔离的制造方法，常被应用于快闪存储器的制作，因为其所制作出的存储胞具有最小尺寸(Minimized Size)，可使得快闪存储器的分布具有较高的密度，以降低位元的成本。然而，此种快闪存储器因其浮置栅极层(Floating Gate)与浅沟渠转角(Shallow Trench Corner)重叠而产生的场增强效应(Field EnhancementEffect)的情况下，不可避免地将降低栅极氧化层的崩溃电压。为了改善此种现象，自我对准(Self-aligned)浮置栅极的浅沟渠隔离结构因而被提出。自我对准浮置栅极的浅沟渠隔离结构，因为使用相同的罩幕(Mask)以蚀刻浮置栅极及浅沟渠结构，所以彼此之间可形成自我对准的情况。因此消除了浮置栅极及浅沟渠结构产生重叠的现象，更进一步改善了栅极氧化层崩溃的情况。但是此种自我对准浮置栅极的浅沟渠隔离结构，依然存在着一些问题。请参见图1A至1D，为一使用自我对准浮置栅极的浅沟渠隔离结构的存储器的浅沟渠制造方法的制程示意图。如图1A中所示，在一基材100之上，依序形成穿遂氧化层102、多晶硅层104及已图案化的氮化硅层106及其开口108。接着请参照图1B，以氮化硅层106为罩幕，由开口108使用非等向性蚀刻多晶硅层104、穿遂氧化层102及基材100，进而形成一浅沟渠110的结构。如图1C所示，以热氧化法在浅沟渠110内壁、穿遂氧化层102及多晶硅层104上，形成一衬氧化层112。接着请参照图1D，再以氧化硅材质沉积并填满衬氧化层112的内侧并高于氮化硅层106，形成氧化层116。如图中所示，由于以热氧化法，在浅沟渠110内壁、穿遂氧化层102及多晶硅层104上，形成一衬氧化层112时，因为氧化的关系，连接浅沟渠110内壁及多晶硅层104的衬氧化层112，会较连接穿遂氧化层102的衬氧化层112略微突出。也就是说，连接穿遂氧化层102的衬氧化层112会较为凹陷。故当氧化硅材质沉积并填满衬氧化层112的内侧时，小的孔洞(Void)114极易在此形成。如何消除此种孔洞的产生，以改善自我对准浮置栅极的浅沟渠隔离结构集成电路的电性，实为半导体制程发展一个重要的课题。(3)
技术实现思路
鉴于上述的专利技术背景中，自我对准浮置栅极的浅沟渠隔离结构常存在小的孔洞，因而影响集成电路的电性。本专利技术的目的之一是利用具有阶梯状的浅沟渠结构，使沉积氧化层中的孔洞发生机率降低，使改善自我对准浮置栅极的浅沟渠隔离结构集成电路的电性。本专利技术的另一目的是利用一多晶硅蚀刻机，并于其中连续完成蚀刻，产生高分子聚合物的牺牲层，形成浅沟渠造型，并清除上述的牺牲层，而无须更换机台，以使自我对准浮置栅极的浅沟渠隔离结构的生产及优良率提升。根据以上所述的目的，本专利技术是一种改善自我对准浮置栅极的浅沟渠隔离结构的制造方法，包括下列步骤提供一基材，其中此基材上已依序堆叠一穿遂氧化层、一多晶硅层，及一已图案化氮化硅层。再使用已图案化氮化硅层为罩幕，蚀刻多晶硅层至穿遂氧化层时停止，同时并产生一牺牲层覆盖于上述的多晶硅层的内侧。利用同一蚀刻机台，调整蚀刻等离子体蚀刻上述的基材，至形成该浅沟渠。使用灰化制程及水洗制程清除上述的牺牲层，以热氧化法形成一衬氧化层，最后再以，如高密度等离子体化学气相沉积(HighDensity Plasma Chemical Vapor Deposition；HDP CVD)制程等方式，形成一沉积氧化层填充于浅沟渠的中及覆盖于氮化硅层之上。(4) 附图说明本专利技术的较佳实施例将于往后的说明文字中辅以下列附图进行更详细的阐述，其中图1A至图1D为习知的自我对准浮置栅极的浅沟渠隔离结构的存储器的浅沟渠制造方法的制程示意图；及图2A至图2F为本专利技术的自我对准浮置栅极的浅沟渠隔离结构的存储器的浅沟渠制造方法的制程示意图。(5)具有体实施方式本专利技术的自我对准浮置栅极的浅沟渠隔离结构，不仅消除了浮置栅极及浅沟渠结构产生重叠的现象，改善栅极氧化层崩溃的情况，更进一步消除浅沟渠结构中的孔洞的产生，使集成电路的电性因而改善，为半导体制程发展提供一更为稳定及优质的生产方式。更由于本专利技术的制造方法，利用非等向性蚀刻程序蚀刻出浅沟渠隔离结构开口，并形成阶梯状的浅沟渠结构，因而克服习知制造方法造成浅沟渠隔离结构内部形成孔洞的情况。以下将以图例详细说明，本专利技术的方法及优点。请参阅图2A至图2F，图中所示为本专利技术的自我对准浮置栅极的浅沟渠隔离结构的存储器的浅沟渠制造方法的制程示意图。请参见图2A，如图中所示，在一基材200之上，依序形成穿遂氧化层202、多晶硅层204及已图案化的氮化硅层206及其开口208。其中，穿遂氧化层202的厚度约在80埃(Angstrom)至120埃，多晶硅层204的厚度约为400埃至1000埃及氮化硅层206的厚度约为1500埃至2500埃。如图2B所示，以氮化硅层206为罩幕，由开口208使用非等向性蚀刻方法进行多晶硅层204蚀刻，并停止在穿遂氧化层202之上。此时使用的非等向性蚀刻方法，是利用具有对氧化硅及硅有高选择性的等离子体所进行。在此同时，等离子体反应气体，一面进行多晶硅层204的蚀刻，另一方面进行高分子聚合(polymerization)反应，以沉积高分子聚合物于多晶硅层204及氮化硅层206的内侧，进而形成一牺牲层214，覆盖在其表面。此牺牲层214的厚度约被控制在50埃至300埃之间，可由实际蚀刻时的条件加以调整。此种蚀刻的方法，一般可由多晶硅蚀刻机(Poly Etcher)，例如应用材料的DPS或东京电子的84DD蚀刻机等，以含有氯(Cl2)，溴化氢(HBr)及氧(O2)的气体来进行。当使用应用材料的DPS蚀刻机时，较佳的参数设定为压力4-10毫托尔(mtorr)，等离子体能量250-500瓦(W)，偏压能量90-180W，氯气流量0-30每分钟每标准立方公分(sccm)，溴化氢流量100-200sccm，及氧气流量10-50sccm。当使用东京电子的84DD蚀刻机时，较佳的参数设定为压力10-30mtorr，等离子体能量400-800W，氯气流量0-50sccm，溴化氢流量60-150sccm，及氧气流量10-50sccm。参见图2C，继续使用多晶硅蚀刻机(Poly Etcher)，例如应用材料的DPS或东京电子的84DD蚀刻机等，以含有氯(Cl2)，溴化氢(HBr)及氧(O2)的气体来进行基材200的蚀刻。当使用应用材料的DPS蚀刻机时，较佳的参数设定为压力4-10mtorr，等离子体能量250-500W，偏压能量90-180W，氯气流量10-50sccm，溴化氢流量100-200sccm，及氧气流量0-30sccm。当使用东京电子的84DD蚀刻机时，较佳的参数设定为压力10-30mtorr，等离子体能量400-800W，氯气流量20-60sccm，溴本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种自我对准浮置栅极的浅沟渠隔离结构的制造方法，其特征在于，至少包含下列步骤提供一基材，其中该基材上依序堆叠一穿遂氧化层、一多晶硅层，及一已图案化氮化硅层；使用该已图案化氮化硅层为一罩幕，蚀刻该多晶硅层至该穿遂氧化层时停止，并产生一牺牲层覆盖该多晶硅层的内侧；蚀刻该基材，至形成一浅沟渠；清除该牺牲层；氧化该浅沟渠的表面，形成一衬氧化层；及形成一沉积氧化层于该衬氧化层之上。2.如权利要求1所述的制造方法，其特征在于，所述的穿遂氧化层的厚度约为80埃至120埃之间。3.如权利要求1所述的制造方法，其特征在于，所述的多晶硅层的厚度约为400埃至1000埃之间。4.如权利要求1所述的制造方法，其特征在于，所述的已图案化氮化硅层的厚度约为1500埃至2500埃之间。5.如权利要求1所述的制造方法，其特征在于，所述的牺牲层系为高分子聚合物所形成，且该牺牲层的厚度约为50埃至300埃之间。6.如权利要求1所述的制造方法，其特征在于，所述的清除该牺牲层包含使用灰化制程及湿式清洗制程。7.如权利要求1所述的制造方法，其特征在于，所述的沉积氧化层包含使用高密度等离子体化学气相沉积制程形成。8.如权利要求1所述的制造方法，其特征在于，所述的浅沟渠为一阶梯形状，该浅沟渠的深度约为2500埃至4000埃之间。9.如权利要求1所述的制造方法，其特征在于，所述的衬氧化层的厚度约为100埃至300埃之间。10.一种自我对准浮置栅极的浅沟渠隔离结构的制造方法，其特征在于，至少包含下列步骤(1)提供一基材，其中该基材上依序堆叠一...

【专利技术属性】
技术研发人员：罗文勳，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：