具有静电放电保护的齐纳二极管的双扩散金属氧化物半导体场效应晶体管制造技术

一种具有过电压保护的沟槽ＤＯＭＳ晶体管，其包括第一导电类型的衬底和在衬底上形成的第二导电类型的主体区域（１１６）。至少一个沟槽（１２４），其延伸通过主体区域和衬底。绝缘层和沟槽在一条直线上，并且叠加在主体区域上。该传导电极在沟槽里沉积，使得它叠加在绝缘层上。第一导电类型的源区域在主体区域里邻近沟槽形成。未掺杂多晶硅层叠加在部分绝缘层上。多个第一导电类型的阴极（１４５）区域在未掺杂的多晶硅层（１６０）上形成。至少一个阳极（１４８）区域和多个阴极区域中的相邻的一个接触。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术通常涉及MOSFET晶体管，特别涉及具有沟槽结构的DMOS晶体管。
技术介绍
DMOS(双扩散MOS)晶体管是一类使用扩散来形成晶体管区域的MOSFET(金属氧化物半导体场效应晶体管)。DMOS晶体管一般被用作功率晶体管来为功率集成电路应用提供高电压电路。当需要低的正向压降时，DMOS晶体管提供更高的每单元面积电流。通常的分立DMOS电路包括两个或多个平行制造的单独的DMOS晶体管元件。单独的DMOS晶体管元件共享共同的漏极接触点(衬底)，同时它们的源极用金属短接，并且它们的栅极由多晶硅短接。这样，即使分立的DMOS电路由较小的晶体管矩阵构造，它表现为好像是一个单一的大晶体管。对分立DMS电路来说，当晶体管矩阵由栅极导通时，需要最大化每单元面积的导电。DMOS晶体管的一种特别类型是所谓的沟槽DMOS晶体管，其中沟槽是垂直形成的，并且栅极在从源极和漏极间延伸出的沟槽里形成。与薄氧化层在一条线并且填充了多晶硅的沟槽允许较少压缩的电流并且因此提供较低值的特定的接通阻抗。例如在美国专利第5,072,266，5,541,425，和5,866,931中公开的沟槽DMOS晶体管。静电本文档来自技高网...

【技术保护点】
一种具有过电压保护的沟槽ＤＭＯＳ晶体管，包括：　　　　衬底，其具有第一导电类型；　　　　主体区域，其在衬底上，所述主体区域具有第二导电类型；　　　　至少一个沟槽，其延伸通过主体区域和衬底；　　　　绝缘层，其和沟槽在一条直线上，并且叠加在所述主体区域上；　　　　导电电极，其在叠加在该绝缘层上的沟槽中；　　　　源区，其具有第一导电类型，在主体区域中并和沟槽相邻；　　　　未掺杂多晶硅层，其叠加在部分绝缘层上；以及　　　　多个阴极区域，其具有第一导电类型，在未掺杂多晶硅层中；以及　　　　至少一个阳极区域，其和多个阴极区域中的相邻的一个接触。

【技术特征摘要】
US 2001-5-22 09/862,5411.一种具有过电压保护的沟槽DMOS晶体管，包括衬底，其具有第一导电类型；主体区域，其在衬底上，所述主体区域具有第二导电类型；至少一个沟槽，其延伸通过主体区域和衬底；绝缘层，其和沟槽在一条直线上，并且叠加在所述主体区域上；导电电极，其在叠加在该绝缘层上的沟槽中；源区，其具有第一导电类型，在主体区域中并和沟槽相邻；未掺杂多晶硅层，其叠加在部分绝缘层上；以及多个阴极区域，其具有第一导电类型，在未掺杂多晶硅层中；以及至少一个阳极区域，其和多个阴极区域中的相邻的一个接触。2.如权利要求1所述的晶体管，其中所述所述绝缘层是氧化物层。3.如权利要求1所述的晶体管，其中所述导电电极是多晶硅。4.如权利要求1所述的晶体管，进一步包括放置在衬底下表面上的漏电极。5.如权利要求4所述的晶体管，进一步包括耦合到源极区域的源电极。6.如权利要求2所述的晶体管，其中所述氧化物层具有在大约500到800埃之间的厚度。7.如权利要求1所述的晶体管，其中所述导电电极包括第二层未掺杂的多晶硅和在所述第二未掺杂的多晶硅层上设置的掺杂的多晶硅层。8.如权利要求1所述的晶体管，其中所述未掺杂的多晶硅层具有在大约5000-10000埃之间的厚度。9.如权利要求1所述的晶体管，其中所述未掺杂的多晶硅层叠加在从所述至少一个沟槽垂直移开的部分绝缘层上。10.如权利要求9所述的晶体管，其中所述未掺杂的多晶硅层叠加在也从主体区域垂直移开的部分绝缘层上。11.如权利要求9所述的晶体管，其中所述多个阴极区域和所述至少一个阳极区域放置在从所述至少一个沟槽垂直移开的所述部分绝缘层。12.如权利要求1所述的晶体管，其中所述多个阴极区域包括在那里注入的硼。13.一种制造具有过电压...

【专利技术属性】
技术研发人员：石甫渊，苏根政，
申请(专利权)人：通用半导体公司，
类型：发明
国别省市：US[美国]