深次微米制程的静电放电保护装置的制造方法制造方法及图纸

一种深次微米制程的静电放电保护装置的制造方法，其特征在于，包括下列步骤：　　　　提供一半导体基底，其上可形成有隔离结构、掺杂井区、多晶硅栅极结构、轻离子掺杂区及作为源／漏极的重离子掺杂区等基本组件；　　　　在该半导体基底上形成一薄层，使其覆盖上述各组件；　　　　在该半导体基底上的薄层表面形成一图案化光阻，并以该图案化光阻为光刻，蚀刻该薄层，以去除该基底的非静电放电保护组件区域上的该薄层，而未去除的该薄层仅覆盖在该半导体基底的静电放电保护组件区域上方，随后去除该图案化光阻；　　　　进行自行对准金属硅化物制程，使该自行对准金属硅化物形成于该半导体基底的该非静电放电保护组件区域上的该多晶硅栅极、源／漏极区域表面；及　　　　移除剩余的该薄层。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种静电放电保护装置(ESD Protection device)的制造方法，特别是关于一种将深次微米制程中的自行对准金属硅化物(Self-aligned Silicide，Salicide)应用于静电放电保护装置的制造方法，并同时避免静电放电结构被破坏。
技术介绍
N型或P型晶体管(N/P MOS)的结构，如gg(gate-ground)N/PMOS、gc(gate-control)N/PMOS组件或其它类似形态的结构，是被广泛应用于目前的深次微米静电放电保护的装置组件。N/PMOS主要在于其寄生双极晶体管(Bipolar)的组件特性，当一瞬间高电压发生时，其寄生双极晶体管将被触发而适当的引导其高电压所产生的高电流至Vss或Vdd端。在集成电路中应用ggN/PMOS组件作为静电放电保护装置10的电路结构如图1所示，瞬间正向高电压会激活NMOS12的寄生双极组件，使高电流导引至Vss端；瞬间反向高电压则激活PMOS14中的寄生双极组件，使高电流导引至Vdd端。此种应用原理如图2所示，当一静电放电事件发生在一输入端的脚位(Pad)时，此ggN/PMOS将被触发(trigger)，并进入骤转区域(snapback region)，且在此骤转区域中，此ggN/PMOS将夹持横跨其本身的一低电位电压并维持一高电流，使此静电放电电流可有效地导引出去。当如ggNMOS组件应用在利用非自行对准金属硅化物(Salicide)制程制作的静电放电保护装置中的结构如图3所示，其漏极接触(drain contact)16至多晶硅栅极(polygate)18之间存有一缓冲距离作为电阻缓冲区(Resistance Ballast)，使NPN晶体管20被触发时，其高电流可相对均匀(homogeneous)的排除掉。然而，于深次微米的制程中，自行对准金属硅化物22应用于包含静电放电(ESD)保护结构内的多晶硅栅极18与源/漏极区域24、16，如图4所示，此将造成漏极接触16与多晶硅栅极18之间几乎没有一点电阻缓冲区。当一静电高电压产生，造成ESD保护结构中的寄生NPN(或PNP)晶体管被触发时，高电压所产生的电流虽可排掉，然NPN晶体管的集极N(CollectorN，相当于ggNMOS中的漏极)没有电阻缓冲区，再加上其为浅结(shallow junction)的结构设计，高电流的流动将会不均匀(inhomogeneous)，造成漏极附近有局部高电流及局部加热现象产生，导致ESD保护结构潜在破坏，进而丧失其静电放电保护的作用。
技术实现思路
本专利技术所要解决的技术问题是提供一种，其在制作自行对准金属硅化物时，在ESD保护结构上方利用一阻隔结构的方式，以避免在ESD保护结构的漏极接触与多晶硅栅极上有不必要的自行对准金属硅化物生成，并以此提供一电阻缓冲区，使静电放电产生的高电流能够有一较均匀的方式将其排除掉。为了解决上述技术问题，本专利技术先在一半导体基底上形成有隔离结构、掺杂井区、多晶硅栅极结构、轻离子掺杂区及作为源/漏极的重离子掺杂区等基本组件；再在半导体基底上形成一薄层及一图案化光阻，并以此图案化光阻为光刻，蚀刻去除该半导体基底的非静电放电保护组件区域上的该薄层，而剩余的该薄层覆盖在半导体基底的静电放电保护组件区域上方，随后去除该图案化光阻；接着，在该半导体基底的该非静电放电保护组件区域上的多晶硅栅极、源/漏极区域表面上形成自行对准金属硅化物，完成后再移除剩余的该薄层。本专利技术可避免在ESD保护结构的漏极接触与多晶硅栅极上有不必要的自行对准金属硅化物生成，并使静电放电产生的高电流能够有一较均匀的方式将其排除掉，同时本专利技术还可将静电高电压产生的高电流有效的导引出去，以避免在漏极区域附近产生局部高电流和局部加热现象，可有效避免静电放电保护结构被破坏。以下通过具体实施例配合附图进行详细说明，以使进一步了解本专利技术的目的、
技术实现思路
、特点及其所达成的功效。附图说明图1是现有的静电放电保护装置的MOS组件应用于集成电路中的线路结构示意图。图2是发生静电放电现象的曲线图。图3是现有的MOS组件应用于静电放电保护装置的结构示意图。图4是现有的具有自行对准金属硅化物的静电放电保护装置的晶体管结构示意图。图5至图9分别是本专利技术在制作内部电路及静电放电保护装置的各步骤构造剖视图。标号说明10静电放电保护装置12NMOS14PMOS16漏极接触(区域)18多晶硅栅极 20NPN晶体管22自行对准金属硅化物 24源极区域30半导体基底 32ESD保护组件区域34内部电路区域36P型掺杂井区38浅沟渠隔离区域 40多晶硅栅极结构42轻离子掺杂区44栅极间隙壁46P型重离子掺杂区 48N型重离子掺杂区50薄氧化层52图案化光阻54钛金属层56金属硅化物具体实施方式本专利技术用于改善静电放电(ESD)保护组件在自行对准金属硅化物制程中所产生的缺点，采用自行对准金属硅化物阻隔(salicide block)的方式，使ESD保护组件区域内的多晶硅栅极与源/漏区域上无金属硅化物的形成，使得漏极接触(drain contract)至多晶硅栅极(poly gate)之间存在一电阻缓冲区(resistance ballast)，可让静电放电产生之高电流能够有一较均匀的方式将其排除掉，因此不会在漏极附近产生局部高电流及局部加热现象。图5至图9分别为本专利技术的较佳实施例在制作内部电路及静电放电保护装置的晶体管的各步骤构造剖视图，其以N型晶体管(NMOS)为例，详细说明本专利技术的制程。请参阅图5所示，一半导体积基底30上具有一ESD保护组件区域32和一非ESD保护组件区域的内部电路区域34。首先，进行深次微米的标准制程，在此半导体基底30中进行离子掺杂而形成一P型掺杂井区(P-Well)36，并于P型掺杂井区36内形成有数个浅沟渠隔离区域(STI)38，然后在半导体基底30上形成多晶硅栅极结构40，再以栅极结构40为光刻，对P型掺杂井区36进行一低浓度离子植入，以形成轻离子掺杂区42；再于栅极结构40的二侧壁旁形成有栅极间隙壁44；另以栅极结构40与栅极间隙壁44为光刻，对P型掺杂井区36进行一高浓度的P型与N型重离子注入，以分别形成P型重离子掺杂区46与N型重离子掺杂区48，以作为源/漏极区域；而后进行一快速热回火处理，至此半导体基底30上的该等基本组件已制作完成。接着，如图6所示，利用化学气相沉积(CVD)方式，在半导体基底30上形成一薄氧化层50，使其覆盖前述各基本组件；利用微影制程，在半导体基底30上的薄氧化层50表面形成一图案化光阻52，如图7所示，使其覆盖在ESD保护组件区域32上而露出内部电路区域34上的薄氧化层50；再以此图案化光阻52为光刻，对该薄氧化层50进行湿式蚀刻，以去除半导体基底30的内部电路区域34上的薄氧化层50，而未去除的该薄氧化层50则仅覆盖在半导体基底30的ESD保护组件区域32上方；随后即可蚀刻去除该图案化光阻52。在ESD保护组件区域32上完成薄氧化层的制作后，即可进行自行对准金属硅化物制程，如图8所示，在半导体基底30上先溅镀形成一钛金属层54，此时，在ESD保护组件区域32上的钛金属层54覆盖在该薄氧化层50表面，而位于内部本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种深次微米制程的静电放电保护装置的制造方法，其特征在于，包括下列步骤提供一半导体基底，其上可形成有隔离结构、掺杂井区、多晶硅栅极结构、轻离子掺杂区及作为源/漏极的重离子掺杂区等基本组件；在该半导体基底上形成一薄层，使其覆盖上述各组件；在该半导体基底上的薄层表面形成一图案化光阻，并以该图案化光阻为光刻，蚀刻该薄层，以去除该基底的非静电放电保护组件区域上的该薄层，而未去除的该薄层仅覆盖在该半导体基底的静电放电保护组件区域上方，随后去除该图案化光阻；进行自行对准金属硅化物制程，使该自行对准金属硅化物形成于该半导体基底的该非静电放电保护组件区域上的该多晶硅栅极、源/漏极区域表面；及移除剩余的该薄层。2.根据权利要求1所述的深次微米制程的静电放电保护装置的制造方法，其特征在于，其中该隔离结构为浅沟渠隔离结构。3.根据权利要求1所述的深次微米制程的静电放电保护装置的制造方法，其特征在于，其中该掺杂井区包括N型掺杂井区与P型掺杂井区。4.根据权利要求1所述的深次微米制程的静电放电保护装置的制造方法，其特征在于，其中该重离子掺杂区域包括N型与P型的重离子掺杂区域。5.根据权利要求1所述的深次微米制程的静电放电保护装置的制造方法，其特征在于，...

【专利技术属性】
技术研发人员：高荣正，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：