作为静电放电保护的硅控整流器的制造方法技术

一种作为静电放电保护的硅控整流器的制造方法，其特征在于，包括下列步骤：　　　　提供一半导体基底，其上可形成一隔离结构，以定义出主动区域；　　　　在该半导体基底的主动区域内形成有一第一导电型掺杂井及一第二导电型掺杂井；　　　　利用高压离子注入方式，在该第一导电型掺杂井与该第二导电型掺杂井中分别形成同型的高掺质浓度的第一埋入式掺杂区与第二埋入式掺杂区；及　　　　在该第一导电型掺杂井中形成一Ｎ型离子掺杂区及一Ｐ型离子掺杂区，且在该第二导电型掺杂井中亦形成有一Ｎ型离子掺杂及一Ｐ型离子掺杂区。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种静电放电保护装置(ESD Protection device)的制造方法，尤其涉及一种在集成电路中作为静电放电保护的硅控整流器(silicon controlled rectifier，SCR)的制造方法。
技术介绍
在集成电路领域中，硅控整流器结构广泛被使用于静电放电保护的装置组件，此硅控整流器的主要特征在于其电压夹持特性(Voltage holding characteristic)。在电压夹持区域，硅控整流器可承受一非常高的电流，而同时夹持横跨其本身之一低电位电压。因此，类似硅控整流器结构的组件在集成电路中非常适合用于导引一高电流，例如瞬间静电放电所产生的电流。作为静电放电保护用的硅控整流器系已经发展十余年了，其基本结构如图1所示，其应用原理说明则如图2所示，当一静电放电事件发生在一输入端的垫片(Pad)时，此横向硅控整流器将被触发(trigger)，并进入骤转区域(snapback region)，如图3所示。在此骤转区域中，此横向硅控整流器将夹持横跨其本身之一低电位电压并维持一高电流，因此，此静电放电电流可有效地导引出去。在先进集成电路的深次微米组件中，硅控整流器可适合使用于静电放电保护装置，其组件结构如图4所示，其在一半导体基底10中形成一N型井12及P型井14，在N型井10中利用离子注入方式分别形成一N型掺杂区16及P型掺杂区18，在P型井14中亦形成一N型掺杂区20及一P型掺杂区22，且两者之间利用浅沟渠隔离结构24分隔，使N型井12内的N型掺杂区16及P型掺杂区18作为硅控整流器的阳极，P型井14内的N型掺杂区20及P型掺杂区22则作为硅控整流器的阴极(接地)，以利用此等组件结构作为静电放电保护装置。然而，这种作为静电放电保护的硅控整流器结构，因其N型井与P型井间的结崩溃电压不易控制，无法有效控制硅控整流器的触发电压，则当组件发生静电放电事件时，无法使静电放电电流有效地导引出去，而丧失其静电放电保护的作用。另外，这种硅控整流器易被电路系统的噪声电流所触发，使其在正常工作时因噪声意外触发而产生不希望发生的闭锁现象。
技术实现思路
本专利技术所要解决的技术问题是提供一种，其利用高电压离子注入方式在半导体基底内的掺杂井中形成一相对高掺质浓度的埋入式掺杂区，通过对埋入式掺杂区的妥善控制来达到控制静电放电的触发电压。为了解决上述技术问题，本专利技术在一半导体基底上形成有一隔离结构，以定义出主动区域；再在该半导体基底内形成一第一导电型掺杂井及一第二导电型掺杂井；接着，利用高压离子注入方式，在该第一、第二导电型掺杂井中分别形成同型的高掺质浓度的第一埋入式掺杂区与第二埋入式掺杂区；最后，在该第一导电型掺杂井中形成一N型离子掺杂区及一P型离子掺杂区，且于第二导电型掺杂井中亦形成有一N型离子掺杂及一P型离子掺杂区。本专利技术可控制静电放电的触发电压，且在组件发生静电放电事件时，该硅控整流器可更快速地打开，使静电放电电流可有效地被导引出去，同时还可防止制作完成的硅控整流器被电路系统的噪声电流所触发，以有效防止电路在正常工作时发生闭锁(latch-up)现象。以下通过具体实施例配合附图进行详细说明，以使进一步了解本专利技术的目的、
技术实现思路
、特点及其所达成的功效。附图说明图1是现有的硅控整流器的基本电路结构示意图。图2是现有的硅控整流器的应用原理说明。图3是组件发生静电放电现象的曲线图。图4是现有的硅控整流器组件应用于静电放电保护装置的结构示意图。图5至图7分别为本专利技术在制作硅控整流器的各步骤构造剖视图。标号说明10 半导体基底 12 N型井14 P型井16 N型掺杂区18 P型掺杂区20 N型掺杂区22 P型掺杂区24 浅沟渠隔离结构30 半导体基底 32 浅沟渠隔离结构34 N型掺杂井36 P型掺杂井38 N型埋入式掺杂区 40 P型埋入式掺杂区42 N型离子掺杂区44 P型离子掺杂区46 N型离子掺杂区48 P型离子掺杂区具体实施方式本专利技术提出一种作为静电放电(ESD)保护的硅控整流器(SCR)的制造方法，其利用高电压离子注入方式在半导体基底的掺杂井中形成一相对高掺质浓度的埋入式掺杂区，通过对此埋入式掺杂区的妥善控制来达到控制静电放电的触发电压(triggervoltage)。图5至图7分别为本专利技术的一个较佳实施例在制作一作为静电放电保护的硅控整流器的各步骤构造剖视图，其以PNPN型硅控整流器为例，详细说明本专利技术的制造流程。如图5所示，首先，提供一半导体基底30，在该半导体基底30上形成有数个浅沟渠隔离结构32，以定义出主动区域之位置。然后，在此半导体基底30的主动区域内先进行N+型离子掺杂，使其于基底30中形成有一N型掺杂井34，此即为第一导电型掺杂井；再进行P+型离子掺杂，以便在半导体基底30中形成一P型掺杂井36，此即作为第二导电型掺杂井；使N型掺杂井34与P型掺杂井36相邻而形成一结，并在该二掺杂井34、36之间且接近半导体基底30表面的位置通过该浅沟渠隔离结构32分离之。接着如图6所示，利用高压离子注入方式，如逆向(retrograde)离子注入方式，于N型掺杂井34与P型掺杂井36区域内分别进行高浓度的N+型与P+型离子注入步骤，其以大于200千电子伏特(KeV)之高能量，将浓度大于1*1013/平方公分的N+及P+型离子注入该半导体基底30中，以便在该形成该N型掺杂井34中形成一相对高掺质浓度的N型埋入式(Buried N+)掺杂区38，且在P型掺杂井36中形成一相对高掺质浓度的P型埋入式(Buried P+)掺杂区40。最后，请参阅图7所示，在N型掺杂井34进行离子掺杂，以便于其中形成一N型离子掺杂区42及一P型离子掺杂区44；并同时于该P型掺杂井36中进行离子掺杂，以形成有一N型离子掺杂区46及一P型离子掺杂区48，且P型离子掺杂区44与N型离子掺杂区46之间通过该浅沟渠隔离结构32分隔之。其中，N型掺杂井34内的N型离子掺杂区42及P型离子掺杂区44是作为硅控整流器的阳极，P型掺杂井36内的N型离子掺杂区46及P型离子掺杂区48则作为硅控整流器的阴极(接地)。本专利技术是在半导体基底30内的N型与P型掺杂井34、36中形成一相对高掺质浓度的N型与P型埋入式掺杂区38、40，使得此横向硅控整流器可以更快速的打开；且妥善控制埋入式掺杂区38、40内的离子浓度，可控制N+和P+间的结的崩溃电压(breakdown voltage)，进而达到控制此作为静电放电保护的横向硅控整流器的触发电压。再者，通过控制埋入式掺杂区内的离子浓度，以掌控静电放电的触发电压，如此，在组件发生静电放电事件之际，此硅控整流器可更快速地打开，使静电放电电流可有效地被导引出去；另一方面，本专利技术亦可防止制作完成的硅控整流器被电路系统的噪声电流所触发，进而防止电路在正常工作时，因噪声意外触发而产生闭锁(latch-up)现象，以解决现有技术存在的缺陷。以上所述的实施例仅用于为说明本专利技术的技术思想及特点，其目的在于使本领域内的普通技术人员能够了解本专利技术的内容并据以实施，并不能仅以此来限定本专利技术的专利范围，即凡依本专利技术所揭示的精神所作的同等变化或修饰，仍应涵盖在本专利技术的专利范围内。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种作为静电放电保护的硅控整流器的制造方法，其特征在于，包括下列步骤提供一半导体基底，其上可形成一隔离结构，以定义出主动区域；在该半导体基底的主动区域内形成有一第一导电型掺杂井及一第二导电型掺杂井；利用高压离子注入方式，在该第一导电型掺杂井与该第二导电型掺杂井中分别形成同型的高掺质浓度的第一埋入式掺杂区与第二埋入式掺杂区；及在该第一导电型掺杂井中形成一N型离子掺杂区及一P型离子掺杂区，且在该第二导电型掺杂井中亦形成有一N型离子掺杂及一P型离子掺杂区。2.根据权利要求1所述作为静电放电保护的硅控整流器的制造方法，其特征在于，其中该隔离结构为浅沟渠隔离结构。3.根据权利要求1所述作为静电放电保护的硅控整流器的制造方法，其特征在于，其中该第一导电型掺杂井为N型掺杂井，且该第一埋入式掺杂区为N型埋入式掺...

【专利技术属性】
技术研发人员：高荣正，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：