一种低触发电压和高维持电压的硅控整流器及其电路制造技术

本发明专利技术涉及一种低触发电压和高维持电压的硅控整流器及其电路，包括：半导体衬底；阱区，包括相邻设置的第一N阱和第一P阱，位于所述半导体衬底中；栅极结构，位于所述半导体衬底上；掺杂区，包括第一N+掺杂区和第一P+掺杂区，间隔设置于所述第一N阱中；第二N+掺杂区和第三N+掺杂区，位于所述栅极结构的两侧，其中所述第二N+掺杂区位于所述第一N阱和第一P阱的交界处，第三N+掺杂区位于所述第一P阱中；第二P+掺杂区，位于所述第一P阱中，并与第三N+掺杂区相邻设置；其中，第一N+掺杂区和第一P+掺杂区与电流输入端相连，所述栅极结构、所述第三N+掺杂区和所述第二P+掺杂区与接地端相连；电阻器，位于所述第二P+掺杂区和所述接地端之间。

【技术实现步骤摘要】

本专利技术涉及静电释放保护领域，具体地，本专利技术涉及一种低触发电压和高维持电压的硅控整流器及其电路，进一步本专利技术还涉及包含所述低触发电压和高维持电压的硅控整流器及其电路的静电放电保护器件。
技术介绍
集成结构工艺的不断发展，集成结构的特征尺寸逐渐减小，诸如短栅长、薄栅氧化层、浅结深、漏区轻掺杂以硅化物掺杂等先进工艺，在提高集成结构性能和集成度的同时却造成内部结构在静电泄放ESD冲击来临时更容易被损坏，ESD是指静电放电(Electrostatic Discharge,简称 ESD)。静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。据统计，每年半导体工业因为ESD造成的经济损失以数十亿美元计。因此，在每一个输出入端口处设置ESD防护结构便成为预防ESD应力对栅氧化层造成损害的有效办法之一。ESD保护结构的设计目的就是要避免工作结构成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流，还要能钳位工作结构的电压，防止工作结构由于电压过载而受损。这条结构通路还需要有很好的工作稳定性，能在ESD发生时快速响应，而且还不能对芯片正常工作结构有影响。为了在各个阶段都能有效保护芯片，人们采用多种片上防静电保护器件。常用的保护器件结构有二极管、双极型三极管、栅接地NMOS管(GGNMOS)和可控硅整流器件(SCR)等。利用SCR对于防止ESD是一种理想的解决方案。横向SCR对相对于其他保护结构来说具有更加优异的性能，特别是在高集成密度的先进器件中。现有技术中基本的SCR如图1a所示，其包括衬底101，位于所述衬底101中的N阱，以及位于N阱中的第一 N+掺杂区、第一 P+掺杂区，其中，所述第一 N+掺杂区、第一 P+掺杂区均连接于输入焊盘，其中在所述N阱的一侧所述半导体衬底101中还有第二 N+掺杂区和第二 P+掺杂区，其中第二 N+掺杂区和第二 P+掺杂区均接地。其中图1b为图1a中所述SCR的负阻曲线(snapback curve),通过曲线可以看出，所述SCR的激发点(Trigger Point)的电压为20v，其维持电压为lv，因此具有较高的激发电压和较低的维持电压，因此很难应用于防静电保护器件中。为了解决所述问题，对所述SCR进行了改进，如图1c所示，在所述第一 P+掺杂区和所述第二 N+掺杂区之间增加第三N+掺杂区，所述第三N+掺杂区部分位于所述半导体衬底上，部分位于所述N阱中，进一步在所述半导体衬底上形成有栅极结构，所述栅极结构位于所述第二 N+掺杂区和所述第三N+掺杂区之间，所述栅极结构接地，通过所述设置降低了所述SCR的激发电压,得到低激发电压SCR (Low-voltage-triggered SCR, LVTSCR);但是其维持电压为3v左右，仍然为低的维持电压，当SCR应用于ESD保护时，小的维持电压会带来许多问题，特别是电源钳位结构。这是因为当结构正常工作时，小的维持电压会允许SCR保持触发状态之后的在低阻抗状态，这种现象为ESD事件引起的闩锁(ESD-1nducedlatchup)。因为维持电压小于电源电压，它需要增加维持电压大于电源电压来避免这种风险。因此，虽然现有技术中SCR通过改进可以具有较低的低激发电压，但是仍然具有较低的维持电压，如何对所述SCR进行改进，能够同时使SCR具有低激发电压和较高的维持电压，以便更好地应用在ESD领域中成为目前亟需解决的问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术为了克服目前存在问题，提供了一种低触发电压和高维持电压的硅控整流器，包括:半导体衬底；阱区，包括相邻设置的第一 N阱和第一 P阱，位于所述半导体衬底中；栅极结构，位于所述半导体衬底上；掺杂区，包括第一 N+掺杂区和第一 P+掺杂区，间隔设置于所述第一 N阱中；第二N+掺杂区和第三N+掺杂区，位于所述栅极结构的两侧，其中所述第二 N+掺杂区位于所述第一 N阱和第一 P阱的交界处，所述第三N+掺杂区位于所述第一 P阱中；第二 P+掺杂区，位于所述第一 P阱中，并与所述第三N+掺杂区相邻设置；其中，所述第一 N+掺杂区和第一 P+掺杂区与电流输入端相连，所述栅极结构、所述第三N+掺杂区和所述第二 P+掺杂区与接地端相连；电阻器，位于所述第二 P+掺杂区和所述接地端之间。作为优选，所述硅控整流器还进一步包括第二 N阱，所述第二 N阱位于所述第一 P阱中的所述第三N+掺杂区的下方。作为优选，所述硅控整流器还进一步包括深N阱，所述深N阱位于所述第二 N阱的下方。作为优选，所述栅极结构包括栅极介电层和栅极材料层，位于部分所述第一 P阱和部分所述第二 N阱上方。作为优选，所述第二 N阱的掺杂剂量比所述第三N+掺杂区的掺杂剂量小。作为优选，所述电流输入端为焊盘输入端。作为优选，所述第一 N+掺杂区和第一 P+掺杂区之间设置有隔离结构，所述第一 P+掺杂区和所述第二 N+掺杂区之间设置有隔离结构，所述第三N+掺杂区和所述第二 P+掺杂区之间设置有隔离结构。本专利技术还提供了一种低触发电压和高维持电压的硅控整流器电路，包括:第三电阻，用于提升所述硅控整流器的维持电压；第一晶体管，所述第一晶体管的射极电连接至第一输入端，基极通过第二电阻电连接至所述第一输入端，集极通过第一电阻和所述第三电阻连接至第二输入端；第二晶体管，所述第二晶体管的射极电连接至所述第二输入端，基极电连接至所述第一晶体管的集极，集极电连接至所述第一晶体管的基极；第三晶体管，所述第三晶体管的栅极和源极电连接至接地端，漏极电连接至所述第一输入端。作为优选，所述第一输入端为焊盘输入端，所述第二输入端为接地端。作为优选，所述第一晶体管为PNP晶体管，所述第二晶体管为NPN晶体管，所述第三晶体管为NMOS晶体管。本专利技术还提供了一种静电放电保护器件，所述器件上述的硅控整流器，或者上述的硅控整流器电路。本专利技术为了解决现有技术中存在的问题，在SCR型ESD器件中增加额外的电阻器，所述电阻器具有较大电阻，所述电阻器和所述P阱形成的电阻串联，从而使所述NPN双极结型晶体管(BJT)更加容易导通，以降低所述硅控整流器的激发电压。此外，还在所述第三N+掺杂区的下方设置第二 N阱，所述第二 N阱的离子掺杂剂量小于所述第三N+掺杂区的离子掺杂剂量，可以有效地控制的NPN晶体管的发射极效率β(emitter efficiency);通过所述设置所述PNP-NPN的正反馈在一定程度上被削弱，从而使所述娃控整流器的维持电压(the holding voltage, Vhold)得到提升。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的本文档来自技高网...

【技术保护点】
一种低触发电压和高维持电压的硅控整流器，包括：半导体衬底；阱区，包括相邻设置的第一N阱和第一P阱，位于所述半导体衬底中；栅极结构，位于所述半导体衬底上；掺杂区，包括第一N+掺杂区和第一P+掺杂区，间隔设置于所述第一N阱中；第二N+掺杂区和第三N+掺杂区，位于所述栅极结构的两侧，其中所述第二N+掺杂区位于所述第一N阱和第一P阱的交界处，所述第三N+掺杂区位于所述第一P阱中；第二P+掺杂区，位于所述第一P阱中，并与所述第三N+掺杂区相邻设置；其中，所述第一N+掺杂区和第一P+掺杂区与电流输入端相连，所述栅极结构、所述第三N+掺杂区和所述第二P+掺杂区与接地端相连；电阻器，位于所述第二P+掺杂区和所述接地端之间。

【技术特征摘要】

【专利技术属性】
技术研发人员：甘正浩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31