半导体电子器件制造技术

本发明专利技术在于提供夹断特性优良的、使用氮化物系化合物半导体的电子器件。在由氮化物系化合物半导体构成的电子器件的衬底上，交替层叠多层不同材料的薄缓冲层，通过抑制材料不同的缓冲层接触面附近带隙较小的层中的２维电子气的积累，抑制了泄漏电流的发生。

【技术实现步骤摘要】

本专利技术涉及使用氮化物系化合物半导体的半导体电子器件。
技术介绍
使用氮化物系化合物半导体，例如GaN系化合物半导体的场效应晶体管(以下称GaN系FET)是可以在近400℃的温度环境下也不发生热失控地工作的FET，因而作为高温工作的固体元件正引人注目。对于GaN系材料，要制造像Si晶体、GaAs晶体、InP晶体那样的大直径的单晶衬底是困难的。因此，难以用GaN单晶衬底进行GaN系材料的晶体层的外延生长，以形成GaN系FET的层结构。因此，在制造GaN系FET时，用如下的方法进行GaN系材料的晶体层生长。以在图3中作为概略图示出的横型GaN系FET为例说明此例。首先，在作为晶体生长用的衬底的由蓝宝石构成的单晶衬底1上，用MOCVD法等外延晶体生长法，通过合适地选定晶体生长时的成膜条件(例如生长温度为500～600℃)使以GaN单晶为主体的中间层2在衬底1上成膜。然后，在该中间层2上继续进行GaN的外延晶体生长，形成缓冲层3、电子渡越层4、电子供给层5和接触层6。之后，在该半导体叠层结构上形成为欧姆结的源电极7a和漏电极7c以及为肖特基结或为MIS(金属-绝缘体-半导体)结的栅电极7b，制成图3所示的横型GaN系FET。但是衬底1与GaN单晶的晶格常数显著地不同，在该中间层2上存在由它与衬底1之间的较大的晶格失配引起的在膜厚方向垂直延伸的位错缺陷。半导体叠层结构中的位错密度通常为1×109～1×1010cm-2左右的值。然后，在中间层2上形成由电子渡越层4、电子供给层5和接触层6构成的半导体叠层结构。在上述叠层结构的FET的情况下，在上述中间层2中存在的位错缺陷直接在膜厚方向(纵方向)上传播至用于发挥FET功能的GaN晶体的半导体叠层结构中，该位错缺陷的存在数量例如在半导体叠层结构的1μm见方的平面内为100个左右。因此，形成该半导体叠层结构的GaN晶体呈现质量差劣的状况。以往，在使用氮化物系化合物半导体的电子器件中，由于位错缺陷等原因电流在电子渡越层以外的部分流过，存在因该泄漏电流而不能得到良好的夹断特性的问题。于是，尝试了各种抑制作为该泄漏电流发生的原因之一的位错缺陷的方法。例如，在特开2003-059948号公报中提出了在硅衬底上设置将由AlN构成的层与由GaN构成的层交替层叠多层的结构的缓冲层，来抑制位错缺陷的方法。但是，用该方法也不能充分降低泄漏电流，不能得到良好的夹断特性。专利文献1特开2003-059948号公报
技术实现思路
于是，本专利技术的目的在于解决上述课题，提供夹断特性优良的、使用氮化物系化合物半导体的半导体电子器件。专利技术的技术方案1是使用氮化物系化合物半导体的半导体电子器件，其特征在于至少具有衬底；由缓冲层、电子渡越层和电子供给层构成的半导体叠层结构；以及电极，上述缓冲层包含组成式为AlxInyGa1-x-yAsuPvN1-u-v(0≤x≤1，0≤y≤1，x+y≤1，0≤u＜1，0≤v＜1，u+v＜1)的第1层和组成式为AlaInbGa1-a-bAscPdN1-c-d(0≤a≤1，0≤b≤1，a+b≤1，0≤c＜1，0≤d＜1，c+d＜1)的第2层，并且上述第1层与上述第2层的带隙不同，以及上述缓冲层中的2维电子气密度在5×1012cm-2以下。专利技术的技术方案2，如技术方案1的专利技术，其特征在于上述第1层每层的厚度在0.5nm以上20nm以下，以及上述第2层每层的厚度在0.5nm以上20nm以下。专利技术的技术方案3，如技术方案1或技术方案2的专利技术，其特征在于上述第2层的带隙比上述第1层的带隙大，并且当上述第2层的Al组分a在0.5以上时上述第2层的厚度在1nm以上10nm以下。专利技术的技术方案4，如技术方案1至3的任何一项专利技术，其特征在于上述缓冲层含有1×1016cm-3以上1×1021cm-3以下的Mg，或Be，或Zn，或C。专利技术的技术方案5，如技术方案1至4中的任何一项专利技术，其特征在于上述缓冲层包含多层上述第1层和多层上述第2层，上述第1层和上述第2层交替层叠。专利技术的技术方案6，如技术方案1至5中的任何一项专利技术，其特征在于在流过1安培以上的电流，或者在施加100伏特以上的电压时使用。专利技术效果本专利技术借助于用材料不同的二层以上的层形成缓冲层，抑制了在两层的接触面附近的带隙中较小的层中积累的2维电子气为其根源的泄漏电流，可以提供夹断特性优良的、使用GaN系化合物半导体的半导体电子器件。特别是在1安培以上的大电流输出时，或者在施加100伏特以上的高电压时，夹断特性优良、破坏电压高，效果显著。附图说明图1是示出本专利技术实施例1的半导体电子器件的例子的图。图2是示出本专利技术实施例2的半导体电子器件的例子的图。图3是示出现有例的半导体电子器件的结构的图。具体实施例方式下面根据附图所示的实施例对本专利技术进行说明。本专利技术的半导体电子器件至少具有衬底；由缓冲层、电子渡越层和电子供给层构成的半导体叠层结构；以及电极，缓冲层由第1层和第2层构成。另外，在衬底与缓冲层之间可以有中间层，在电子供给层与电极之间可以有用于降低接触电阻的接触层。还有，作为晶体生长用的衬底可以使用蓝宝石、SiC、Si、GaAs或GaP等材料构成的衬底。实施例1图1是示出本专利技术实施例1的第1层和第2层各为1层的半导体电子器件的例子的图。下面详细说明其结构。电子器件100由如下部分构成硅衬底1；由GaN构成的中间层2；由GaN构成的缓冲层3；由GaN构成的电子渡越层4；由AlGaN构成的电子供给层5；由GaN构成的接触层6；由Al/Ti/Au构成的源电极7a；由Pt/Au构成的栅电极7b；以及由Al/Ti/Au构成的漏电极7c。这里，缓冲层3包含由GaN构成的第1层3a和由AlGaN构成的第2层3b，它们以第1层3a、第2层3b的顺序在中间层2上各形成1层。另外，存在第2层3b的带隙比第1层3a的大的关系。在缓冲层3上依次形成电子渡越层4和电子供给层5，构成半导体叠层结构，进而隔着用于减小该结构与电极的接触电阻的接触层6形成由Al/Ti/Au构成的源电极7a，由Al/Ti/Au构成的漏电极7c。不通过接触层6直接在电子供给层5上形成由Pt/Au构成的栅电极7b。本专利技术以上述方式构成，下面详细说明其制造方法和作用。生长设备使用MOCVD设备，衬底使用用氢氟酸等进行过化学腐蚀的硅衬底1。将硅衬底1引入至MOCVD设备内，用涡轮泵抽真空将MOCVD设备内的真空度抽至1×10-6hPa以下后，使真空度为100hPa，并将衬底升温至800℃。在温度稳定后使衬底1以900rmp的速度旋转，以58μmol/min的流量将原料三甲基镓(TMG)，以12l/min的流量将NH3引入至衬底1的表面，进行由GaN构成的中间层2的生长。生长时间为4分钟，中间层2的膜厚为50nm左右。接着，在将衬底温度升至1030℃后，以58μmol/min的流量将三甲基镓(TMG)，以12l/min的流量将NH3，以0.01μmol/min的流量将双环戊二烯基镁(CP2Mg)引入至中间层2上，进行由GaN构成的第1层3a的生长。生长时间为100秒，第1层3a的膜厚为50nm。另外，Mg的添加量为1×1018cm-3。接着，以29μmol/min的流量将三甲基镓(TMG)，以本文档来自技高网...

【技术保护点】
一种使用氮化物系化合物半导体的半导体电子器件，其特征在于：至少具有：衬底；由缓冲层、电子渡越层和电子供给层构成的半导体叠层结构；以及电极，上述缓冲层包含由组成式为Ａｌ↓［ｘ］Ｉｎ↓［ｙ］Ｇａ↓［１－ｘ－ｙ］Ａｓ↓［ｕ］Ｐ↓［ ｖ］Ｎ↓［１－ｕ－ｖ］（０≤ｘ≤１，０≤ｙ≤１，ｘ＋ｙ≤１，０≤ｕ＜１，０≤ｖ＜１，ｕ＋ｖ＜１）的第１层和由组成式为Ａｌ↓［ａ］Ｉｎ↓［ｂ］Ｇａ↓［１－ａ－ｂ］Ａｓ↓［ｃ］Ｐ↓［ｄ］Ｎ↓［１－ｃ－ｄ］（０≤ａ≤１，０≤ｂ≤１，ａ＋ｂ≤１，０≤ｃ＜１，０≤ｄ＜１，ｃ＋ｄ＜１）的第２层，并且上述第１层与上述第２层的带隙能量不同，上述缓冲层中的２维电子气密度在５×１０↑［１２］ｃｍ↑［－２］以下。

【技术特征摘要】
JP 2003-9-5 313765/20031.一种使用氮化物系化合物半导体的半导体电子器件，其特征在于至少具有衬底；由缓冲层、电子渡越层和电子供给层构成的半导体叠层结构；以及电极，上述缓冲层包含由组成式为AlxInyGa1-x-yAsuPvN1-u-v(0≤x≤1，0≤y≤1，x+y≤1，0≤u＜1，0≤v＜1，u+v＜1)的第1层和由组成式为AlaInbGa1-a-bAscPdN1-c-d(0≤a≤1，0≤b≤1，a+b≤1，0≤c＜1，0≤d＜1，c+d＜1)的第2层，并且上述第1层与上述第2层的带隙能量不同，上述缓冲层中的2维电子气密度在5×1012cm-2以下。2.如权利要求1所述的半导体电子器件，其特征在于上述第1层每层...

【专利技术属性】
技术研发人员：吉田清辉，
申请(专利权)人：古河电气工业株式会社，
类型：发明
国别省市：JP[]