【技术实现步骤摘要】
将浮动栅记忆晶体管的尺寸缩小至小于100nm对晶体管的性质具有不利的影响，其系导因于并非所有的尺寸都能够缩小至同一规模大小；这是因为为了将资料储存达至少十年之年限，栅介电质必须具有一特定之最小厚度。由Y.K.Choi等人公开的“Sub-20nm CMOS FinFET Technologies”International electron Device Meeting(IEDM)2001描述了一种具有双栅的FinFET。FinFET包括半导体材料的鳍或窄带，其将源区和漏区彼此连接、作为沟道区提供并提供有啮合其上的在横向形式为桥的带状栅电极。本专利技术的目的之一在于提供一具有高储存密度之非易失性快闪半导体内存，其系能以一低成本而加以制造；除此之外，本专利技术并提供一相关的制造方法。此一目的可藉由具有如权利要求1之半导体内存而达成；进一步的配置则揭露于其附属项中。半导体内存具有一位线与字符线之列与行的排列，在一字符线与一位线的交叉点上，则配置了一记忆单元。该等位线系以一由半导体材料所制得之鳍片(fin)而各连接至传导性掺杂之源极/漏极区，其中在两个沿字符线方向而相邻的源...
【技术保护点】
一半导体内存，具有位线（ＢＬ）与字符线（ＷＬ）的一行与列的排列方式，其中－一记忆单元，系配置于一位线与一字符线的一交叉点；－该等位线乃连接至一半导体材料中的导电性掺杂源极／漏极区（８）；－在沿字符方向上彼此相距一距离 的各两源极／漏极区（８）之间有一沟渠区域，该沟渠区域能够藉由一连接至一字符线并与该沟渠区域电性绝缘的一栅电极（４）而驱动；－在栅电极（４）与半导体材料之间具有一储存层（５），其用于该记忆单元的编程，其特征在于：该源极 ／漏极区（８）是形成于该半导体材料的鳍片（３）中，其...
【技术特征摘要】
DE 2002-5-10 102 209 23.51.一半导体内存，具有位线(BL)与字符线(WL)的一行与列的排列方式，其中-一记忆单元，系配置于一位线与一字符线的一交叉点；-该等位线乃连接至一半导体材料中的导电性掺杂源极/漏极区(8)；-在沿字符方向上彼此相距一距离的各两源极/漏极区(8)之间有一沟渠区域，该沟渠区域能够藉由一连接至一字符线并与该沟渠区域电性绝缘的一栅电极(4)而驱动；-在栅电极(4)与半导体材料之间具有一储存层(5)，其用于该记忆单元的编程，其特征在于该源极/漏极区(8)是形成于该半导体材料的鳍片(3)中，其彼此间以一距离平行排列，各储存层(5)乃位在一鳍片(3)的顶侧，该栅电极(4)配置于该鳍片(3)的顶侧与侧壁上，以及该字符线乃由栅电极材料的部分所形成、其乃涂布于该鳍片(3)的该等侧壁，且栅电极(4)乃沿着该鳍片(3)方向而彼此电性连接。2.如权利要求1之半导体内存，其中该记忆层(5)为一氧化物-氮化物-氧化物膜层序列。3.如权利要求1之半导体内存，其中该记忆层(5)为一浮动栅电极，其系藉由一绝缘材料而与该栅电极(4)周围的所有通路、该鳍片(3)之半导体材料电性绝缘。4.如权利要求1至3中任一项之半导体内存，其中...
【专利技术属性】
技术研发人员：F霍夫曼恩，E兰德格拉夫，W雷斯纳，M斯佩奇特，M斯塔德勒，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]
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