肖特基壁垒CMOS器件及其方法技术

本发明专利技术揭示一种ＣＭＯＳ器件及其制造方法。本发明专利技术为ＣＭＯＳ器件和ＣＭＯＳ集成电路的范围内的源和／漏接触利用了肖特基壁垒接触，以消除对晕／阱注入，浅源／漏延伸的要求以控制短沟道效应，取消阱注入步骤和复杂的器件隔离步骤。另外，和现有技术相比，本发明专利技术消除了和ＣＭＯＳ器件运行相关的寄生双极型增益，减少了制造成本，严格了对器件性能参数的控制以及提供了优越的器件性能。在一个实施例中本发明专利技术用硅化物排除掩模工艺形成用于形成ＣＭＯＳ器件的互补ＰＭＯＳ和ＮＭＯＳ器件的双硅化物肖特基壁垒源和／漏的接触。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及半导体系统和制造工艺的领域。更具体地说，本专利技术涉及具有肖特基壁垒金属氧化物半导体场效应晶体管(MOSFET)的半导体集成电路(IC)及其制造工艺，该肖特基壁垒金属氧化物半导体场效应晶体管(MOSFET)包括肖特基壁垒P型MOSFET(PMOS)，肖特基壁垒N型MOSFET(NMOS)和肖特基壁垒互补MOSFET(CMOS)。
技术介绍
自从1940年晶体管专利技术以来，在半导体和微电子领域表现出巨大的优越性。今天，取得支配地位的半导体技术是CMOS-互补的金属氧化物半导体。当前的CMOS技术能达到在一个约10mm尺寸的硅片上集成超过1亿元件的集成电路的具有成本效益的制造。10亿晶体管的IC也将在几年之内出现商业产品。对于每个IC以更低的成本获得更大的功能和性能的要求驱动了几种趋势。首先，对功能的要求驱动晶体管数上升。其次，晶体管本身的尺寸减小以达到更大的集成度以及更重要的是改进其性能。就涉及性能而言，MOSFET的关键参数是沟道的长度。沟道长度(L)是载流子渡越器件的距离，该长度的减小同时必然带来更高的电流驱动，经减小的寄生电阻和电容以及经改进的高频性能。普通的品质因数是功率和延迟时间的乘积，对晶体管性能的这种概括性的量度被表述为沟道长度倒数的立方(1/L3)。这说明IC制造商必须尽其制造能力减小该沟道长度这样一种巨大的激励作用。对于数字应用，MOS晶体管的行为好象开关。在“导通”时，它们通过相对较大的电流，在“截止”时，它们由一定量的漏电流表征。由串联连接的NMOS和PMOS器件构成的普通的CMOS反相器电路仅在切换的短暂过渡期间才消耗可感知的功率。反之，静态功率消耗，或者由CMOS电路在静置期消耗的功率仅仅是MOSFET漏电流的函数，对于大多数应用而言，该静态功率消耗显著影响整个电路的功率消耗。当沟道长度减小时，驱动电流增加，如上所述，这有利于电路性能的提高。但是漏电流也增加了。晶体管的漏电流增加了静态功率消耗，在极端的情况下能影响有源运算期间二进制信息的传输。因此器件的设计人员有充分的理由在沟道长度减小时保持MOSFET的低漏电流。MOS晶体管的漏电流传统上通过将受控数量的杂质(掺杂)引入器件的源漏两极之间的区域(沟道区域)并精心设计源漏两极侧向和垂直方向的掺杂分布而受到控制。虽然这些措施对减小MOS晶体管内部的势垒因而减小漏电流有效，但也会降低驱动电流和增加寄生电容，这也是减小沟道长度意味着必须改进的重要方面。另外，也正是取决于在制造工艺中怎样引入沟道和经精心设计的源漏两极的掺杂，制造成本可显著地受到影响。另一个影响制造成本的因素是工艺收益。该收益是所制造的衬底上功能性器件和全部器件数之比。工艺收益完全是全部工艺步骤的函数。例如，如果每个工艺步骤的平均收益为99.5％而CMOS工艺的全部工艺步骤有50步，则工艺收益约为90％。CMOS工艺的制造成本完全是工艺收益的函数，随工艺收益的降低而提高。表征CMOS技术的制造复杂度以及因此而来的成本的简单的衡量标准是全部的掩模步骤数，每一个掩模步骤都包含一系列涂胶，掩模套准，光刻曝光，刻蚀步骤，清洗和测量。在CMOS工艺中减少掩模步骤数通过减少全部工艺步骤以及附加增加收益而直接减少了制造成本。对于现有的传统的MOS晶体管设计和技术以及CMOS的制造工艺，在驱动电流，漏电流，寄生电容和电阻以及制造复杂度和制造成本之间的取舍方面只有有限的几个方案。本专利技术在这些对抗的要求之间提供了一种新的关系，并提出了对于MOS器件和CMOS基集成电路用传统的(掺杂杂质)MOS技术无法达到的性能上的可能性。金属在源漏两极上的使用对减小寄生电容，在器件特性中减小静态变化(尤其是随沟道长度的减小发生的变化)方面的器件特性以及对减少制造成本和复杂度方面都提供了改进。掺杂剖面先有的CMOS器件的产生依赖于MOS晶体管侧向均匀垂直方向不均匀的沟道掺杂剖面以控制源漏极之间的漏电流。见Yuan Taur，“The IncredibleShrinking Transistor”，IEEE SPECTRUM，page 25-29(www.Spectrum.Ieee.org，ISSN 0018-9235，July 1999)。图1说明了一个示范的长沟道常规MOS器件(100)，该器件包括掺杂的源(101)，掺杂的漏(102)，常规的MOS型栅结构(103)以及有助于控制源漏两极之间的漏电流的在衬底中侧向均匀的沟道掺杂剖面(104)。器件通过场氧化(105)互相电隔离。这样的沟道掺杂剖面在沟道长度降至约200纳米(nm)的器件中是很普通的。但是，当器件的沟道长度被减小到100nm范围时，文献指出，沟道的掺杂剖面要求在侧向和垂直方向都是非均匀的。参考图2，示范的短沟道MOS器件(200)具有和长沟道器件(100)相似的一些元件。该结构包括常规掺杂的源(201)和漏(202)以及常规的栅结构(203)(相应于沟道长度L其宽度＜～100nm)。该结构还包括和源(207)漏(206)阱掺杂连同使用的源(208)漏(209)极的浅掺杂延伸以及常规的控制源漏之间的漏电流的沟道掺杂(204)。源漏极(201)和(202)及其各自的延伸(208)和(209)(全部四个电极的组合构成了精心设计的源/漏掺杂剖面)都有相同的掺杂极性(N型或P型)以及和沟道(204)和阱掺杂元件(206)和(207)相反的掺杂极性。还有，场氧化(205)将器件互相电隔离。常规的CMOS电路参考图3，典型的CMOS反相器电路300为在重掺杂的半导体衬底330上的轻掺杂的P型外延半导体层331上制造的串联连接的P型MOSFET器件301和N型MOSFET器件302。源304，306和漏303，305接触包括掺杂的源极304，306和漏极303，305浅掺杂源316，318和漏315，317延伸，阱掺杂345，346以及沟道和衬底掺杂347，348。两个器件301，302的漏接触303，305互相连接，P型器件301的源304连接到Vdd307，N型器件302的源306连接到通常为接地的低电源Vdd308，两个器件301，302的栅309，310具有共同的连接点Vg311。PMOS器件301和NMOS器件302由场氧化320和PMOS器件的N阱注入区321隔离，N阱注入区321通过重掺杂的N型欧姆接触点340连接到Vdd307。公共漏连接点的输出电压Vo取决于栅Vg311的输入电压。当Vg311为高(通常为Vdd307)时，N型器件302“导通”而P型器件301“截止”。也就是说，N型器件302的沟道区域313导电而P型器件301的沟道区域314不导电。结果是，输出电压Vo312变到N型的源306的电压，或Vss308。当Vg311为低(通常为Vss308)时发生相反的情况。现在N型器件302“截止”而P型器件301“导通”，输出电压变到P型的源304的电压，或Vdd307。概括地说，高(低)输入电压Vg311产生低(高)输出电压Vo312，有效地提供了反相的功能。该种典型的CMOS反相器电路的一个示范特性是适当的电流仅在输入电压Vg311从高到低或从低到高的切换期间流动。反之，当静置时，起支配作用的静态功率消本文档来自技高网...

【技术保护点】
一种半导体衬底上的ＣＭＯＳ器件，包括：至少一个具有Ｐ型沟道掺杂的肖特基壁垒ＮＭＯＳ器件；至少一个具有Ｎ型沟道掺杂的肖特基壁垒ＰＭＯＳ器件；和不通过欧姆接触点电接触的Ｐ型和Ｎ型沟道掺杂中的至少一种掺杂。

【技术特征摘要】
US 2002-5-16 60/381,238;US 2002-5-16 60/381,239;US1.一种半导体衬底上的CMOS器件，包括至少一个具有P型沟道掺杂的肖特基壁垒NMOS器件；至少一个具有N型沟道掺杂的肖特基壁垒PMOS器件；和不通过欧姆接触点电接触的P型和N型沟道掺杂中的至少一种掺杂。2.一种半导体衬底上的CMOS器件，包括至少一个肖特基壁垒NMOS器件，该肖特基壁垒NMOS器件位于至少一个肖特基壁垒NMOS有源区域内；至少一个肖特基壁垒PMOS器件，该肖特基壁垒PMOS器件位于至少一个肖特基壁垒PMOS有源区域内；在不通过欧姆接触点电接触的肖特基壁垒NMOS有源区域和肖特基壁垒PMOS有源区域的至少一个区域中的至少一个阱注入。3.一种半导体衬底上的CMOS器件，包括至少一个肖特基壁垒NMOS器件；至少一个肖特基壁垒PMOS器件；和用于电隔离器件的装置，该装置不凹入半导体衬底中。4.一种半导体衬底上的CMOS器件，包括至少一个具有至少一个肖特基壁垒NMOS器件的肖特基壁垒NMOS有源区域；至少一个具有至少一个肖特基壁垒PMOS器件的肖特基壁垒PMOS有源区域；至少一个为肖特基NMOS有源区域和肖特基壁垒PMOS有源区域提供隔离的场区域，该场区域包括一个不凹入半导体衬底中的电绝缘层。5.一种在半导体衬底上制造CMOS器件的方法，包括下列步骤提供至少一个肖特基壁垒NMOS有源区域；提供至少一个肖特基壁垒PMOS有源区域；在至少一个肖特基壁垒NMOS有源区域的至少一些区域中形成第一类型的金属，同时防止在半导体衬底的其他区域中形成该第一类型的金属；在至少一个肖特基壁垒PMOS有源区域的至少一些区域中形成第二类型的金属，同时防止在半导体衬底的其他区域中形成该第二类型的金属。6.一种在半导体衬底上用双排除掩模工艺制造CMOS器件的方法，包括下列步骤提供至少一个肖特基壁垒NMOS有源区域，该区域包括至少一个栅极以及暴露的半导体衬底的一个区域；提供至少一个肖特基壁垒PMOS有源区域，该区域包括至少一个栅极以及暴露的半导体衬底的一个区域；提供用于防止在肖特基壁垒PMOS有源区域中的暴露的半导体衬底的区域中形成第一类型金属，同时暴露并且因此而允许在肖特基壁垒NMOS有源区域中的暴露的半导体衬底的区域中形成第一类型金属的第一排除掩模层；提供用于防止在肖特基壁垒NMOS有源区域中的暴露的半导体衬底的区域中形成第二类型金属，同时暴露并且因此而允许在肖特基壁垒PMOS有源区域中的暴露的半导体衬底的区域中形成第二类型金属的第二排除掩模层。7.如权利要求6所述的方法，其特征在于，其中肖特基壁垒NMOS和PMOS有源区域中的栅极具有电绝缘侧壁隔离，该方法进一步包括下列步骤用具有大于侧壁隔离刻蚀速率的第一排除掩模层刻蚀速率的刻蚀形成用于肖特基壁垒PMOS有源区域的第一排除掩模层的图形，从而暴露肖特基壁垒NMOS有源区域中的半导体衬底，该肖特基壁垒NMOS有源区域具有邻近暴露的栅极的暴露的半导体衬底的至少一些区域；在部分肖特基壁垒NMOS有源区域的暴露的半导体衬底区域中通过提供一种金属层以使其与暴露的半导体衬底发生反应而提供肖特基或类肖特基接触，侧壁隔离在栅极侧壁和该金属层之间向化学反应提供连续的壁垒；用具有大于侧壁隔离刻蚀速率的第二排除掩模层刻蚀速率的刻蚀形成用于肖特基壁垒NMOS有源区域的第二排除掩模层的图形，从而暴露肖特基壁垒PMOS有源区域中的半导体衬底，该肖特基壁垒PMOS有源区域具有邻近暴露的栅极的暴露的半导体衬底的至少一些区域；在部分肖特基壁垒PMOS有源区域的暴露的半导体衬底区域中通过提供一种肖特基金属层以使其与暴露的半导体衬底发生反应而提供肖特基或类肖特基接触，侧壁隔离在栅极侧壁和该金属层之间向化学反应提供连续的壁垒。8.一种在半导体衬底上用双排除掩模工艺制造CMOS器...

【专利技术属性】
技术研发人员：JP施奈德，JM拉森，
申请(专利权)人：斯平内克半导体股份有限公司，
类型：发明
国别省市：US[美国]