软差错率为零的CMOS器件制造技术

提供了一种用于生产不易存在诸如单粒子翻转效应、多位翻转效应或者单粒子闭锁效应之类的各种软差错的集成电路的ＣＭＯＳ器件及其制造方法。该ＣＭＯＳ器件及方法利用了一种新颖的阱结构以及金属源极／漏极来消除软差错。在一个实施例中，该ＣＭＯＳ器件使用用于ＮＭＯＳ器件的第一金属源极／漏极材料和用于ＰＭＯＳ器件的第二金属源极／漏极材料。该ＣＭＯＳ器件还使用多层阱结构，其带有用于ＰＭＯＳ器件的浅Ｎ阱和Ｐ型埋阱以及用于ＮＭＯＳ器件的浅Ｐ阱和Ｎ型埋阱。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及半导体系统和制造工艺领域。更具体而言，本专利技术涉及具 有用于调节电流流动的晶体管的半导体集成电路(IC)及其制造工艺，该晶体 管具有形成到沟道区的肖特基或类肖特基接触的金属源极和/或漏极。专利技术背景一种本领域内公知的集成电路可靠性问题是软差错问题(詹姆士 F.齐格 勒，软差错率一历史、趋势与挑战，存储器集成电路设计导论(SER-History, Trends and Challenges. A Guide for Designing with Memory ICs))。当数字信 息由于辐射作用而自发改变时产生软差错。软差错并非永久地损害硬件，但却 破坏电存储信息，这可导致电路失效。其它用于描述该种可靠性问题的术语通 常有单粒子翻转(SEU)和单粒子效应(SEE)。软差错发生的速率被称作 软差错率(SER)。导致软差错发生的辐射主要有三种来源(l)热中子；(2)CMOS加工和封 装中的玷污所产生的ct粒子；以及(3)高能中子。由于高能中子难以通过封装技 术而吸收，故而是问题最大的辐射源，并且在衬底中入射的中子和硅原子之间 的核反应之后生成第二离子，其产生的自由电荷约是由a粒子轰击所产生电荷 的十倍(Kenichi Osada等人的基于电荷收集和寄生双极失效模式对中子引发 的SRAM差错的分析(Analysis of SRAM Neutron-Induced Errors Based on the Consideration of Both Charge-Collection and Parasitic-Bipolar Failure Modes ) IEEE 2004定制集成电路会议，第357页)。附图说明图1示出了常规的CMOS结构100，其包括NMOS器件101和PMOS器 件102。该器件可以是诸如包括两个交叉耦合的CMOS器件的6-T SRAM单元 的大单元或者集成电路的一部分，且尤其容易存在软差错。NMOS/PMOS器件 101/102具有在栅绝缘层109上的栅极105/106、源极110/111和漏极115/116。 栅极105/106具有保护性侧壁间隔绝缘体151。对于图1的例示性CMOS器件， NMOS器件101的源电极110接地(GND)180。 PMOS器件102的源电极111 连接至电源Vdd175。栅电极105、 106连接至输入电压Vil82，其为GND。漏 电极115、 116通过处于导通状态的PMOS器件102连接至输出电压Vo 185， 其处于Vdd 。 NMOS器件101处于截止状态，该状态通常易存在软差错。P阱120掺杂被设置成将NMOS器件101和其它PMOS器件相隔离，同 时N阱121掺杂被设置成将PMOS器件102和其它NMOS器件相隔离。通常 通过晕圈(halo)布植或者袋域(pocket)注入来设置沟道掺杂区126、 127。 场氧化层190使器件相互电绝缘，该场氧化层例如是STI场氧化层。在漏极115 和P阱120的p-n 二极管结140形成耗尽层130。耗尽层130的宽度是漏极偏 压和衬底掺杂的函数。为了说明引起软差错的重要的物理过程以及机制原因，讨论NMOS器件 101。参考图l，示出了经过漏极115、漏极耗尽层130，接着通过P阱120并 进一步进入半导体衬底145轰击的高能粒子150。沿着a粒子150的轰击路径， 产生电子和空穴对155，从而沿着轰击路径160产生自由电荷。落在诸如漏极-衬底的p-n二极管结的漏极耗尽区域130之类的高电场区域内的载流子被快速 地收集(电子)或者排斥到衬底(空穴)。在轰击活动期间，在产生自由电荷的瞬 时电荷中性占主导。然而，随着耗尽层130内的电子和空穴关于(vis-a-vis) 漂移机制相对快地分配时，电荷中性不占主导且半导体带弯曲，从而导致轰击 路径160附近的电势分布161扰动。当越来越多的自由电荷经由该种快速漂移 机制扫向或者漏向漏极115 (电子)或半导体衬底145 (空穴)时，电势扰动 沿着粒子轰击路径160前进。在数十纳秒之后，电荷被充分地重新分配，以使 载流子密度变得与衬底掺杂相当，并且沿着粒子径迹分布的场返回其原始状 态。这种粒子轰击后非常短暂的场击穿通常被称作场漏斗效应(C. M. Hsieh等 人的硅器件中收集a粒子产生的载流子时的场漏斗效应(A Field-flmndingEffect on the Collection of Alpha-Particle-Generated Carriers in Silicon devices)， IEEE电子器件快报，第二巻，第四期，103页，1981年)。如果漏极115上在 场漏斗效应期间收集的电荷量大于临界电荷(Qcrit)，则漏极115的电压可以被永 久地降低并发生软差错。在6-T SRAM单元的情况下，这将导致单元状态的 位翻转(flipped bit)或者单粒子翻转(SEU)。由于场漏斗效应从漏极115漂移的空穴以及来自漏斗区域以外的粒子轰 击的相平衡的自由电荷经扩散机制传输。具体而言，P阱120因过多的空穴电 荷而浮动为正向偏压，并且如果该正向偏压足够高将激活在源极110以及潜在 地在NMOS器件101和邻近器件之间的寄生双极效应。具体而言，当收集由 寄生双极效应(Osada)导致的显著的电子反向注入引起的空穴载流子时，在源极 110发生电荷放大。反向注入电子横贯沟道并且在漏极115被收集，进一步增加在漏极收集的电荷并且可以使漏极115超过Qerit，从而引起软差错，当在其它情况下将不会产生软差错。此外，浮动的P阱120激活P阱120和邻近的单 元(未示出)之间的寄生双极器件，这导致反向注入的电子从邻近单元的源极 流向邻近单元的漏极，从而降低邻近单元漏极上的电压，并最终引起软差错。 结果，多个位可因单个粒子轰击而翻转，这是一种被称作多位翻转(MBU)或 者多单元差错(MCE)的效应。闭锁是CMOS电路中独特的问题，并且是由于横向的双极NPN和PNP 晶体管而形成的。这些不期望的寄生双极晶体管可以用作放大器，从而因电源 到地的短路而使电路失效。为了解决该问题，通常的CMOS线路图通常包括 分别用于PMOS和NMOS器件的N型阱注入和P型阱注入。该N型阱注入和 P型阱注入分别经由欧姆接触与Vdd和地电源电接触。参考图1，作为一个示 例，N阱121掺有与半导体衬底145的极性相反的杂质。阱的制造过程依赖于 对免除闭锁和诸如封装密度和独立的阈值电压调节的其它因素的要求。提供与 N阱121直接接触的重掺杂N型欧姆接触170，并且电连接到电源电压Vdd175， 同时衬底145通常接地。相关的软差错机制是单粒子闭锁效应(SEL)，其在诸 如图1所示的粒子轰击150的粒子轰击期间所产生的不规则电荷触发闭锁时发 生。总之，存在各种导致软差错的失效机制，其例如包括SEU、 MBU和SEL。在这些情况下，该失效通常可追溯于两种机制之一由阱电荷激活的场漏斗效 应或者寄生双极效应。该问题在以往已经通过数种手段被减轻但是总体没有被 完全地消除，这些手段例如包括更改制造工艺，改变CMOS器件结构，增加 对集成电路的误差校验码，增加保护性封本文档来自技高网...

【技术保护点】
一种在Ｐ型半导体衬底上的ＣＭＯＳ器件，包括：至少一个具有Ｐ阱和Ｎ型埋阱的肖特基势垒ＮＭＯＳ器件；以及　至少一个具有Ｎ阱的肖特基势垒ＰＭＯＳ器件。

【技术特征摘要】
【国外来华专利技术】US 2005-10-12 60/726,0421.一种在P型半导体衬底上的CMOS器件，包括至少一个具有P阱和N型埋阱的肖特基势垒NMOS器件；以及至少一个具有N阱的肖特基势垒PMOS器件。2. 如权利要求1所述的器件，其特征在于，至少一个P阱不经由欧姆接 触电接触。3. 如权利要求l所述的器件，其特征在于，至少一个N阱不经由欧姆接 触电接触。4. 如权利要求l所述的器件，其特征在于，至少一个N型埋阱不经由欧 姆接触电接触。5. 如权利要求l所述的器件，其特征在于，所述P阱与所述N型埋阱在 至少一个所述肖特基势垒NMOS器件的源极和漏极下面50至1000纳米形成 冶金结。6. 如权利要求l所述的器件，其特征在于，所述N阱与所述P阱在至少 一个所述肖特基势垒NMOS器件的源极和漏极下面50至1000纳米形成冶金 结。7. —种N型半导体衬底上的CMOS器件，包括 至少一个具有P阱的肖特基势垒NMOS器件；以及 至少一个具有N阱和P型埋阱的肖特基势垒PMOS器件。8. —种半导体衬底上的CMOS器件，包括至少一个具有p型阱和N型埋阱的肖特基势垒NMOS器件；以及 至少一个具有N阱和P型埋阱的肖特基势垒PMOS器件。9. 一种制造用于调节电流的流动的器件的方法，所述方法包括 提供半导体衬底；在NMOS有源区内提供N型埋阱；在NMOS有源区内提供P阱，所述P阱竖直地置于所述N型埋阱上面； 在PMOS有源区内提供P型埋阱；在PMOS有源区内提供N阱，所述N阱竖直地置于所述P型埋阱上面；在PMOS有源区内提供至少一个第一栅电极； 在NMOS有源区内提供至少一个第二栅电极； 在邻近第一和第二栅电极的区域暴露所述半导体衬底； 在邻近或与第一栅电极重叠处提供第一肖特基或者类肖特基源电极和/或 漏电极；在邻近或与第二栅电极重叠处提供第二肖特基或者类肖特基源电极和/或 漏电极。10. 如权...

【专利技术属性】
技术研发人员：JP辛德，JM拉森，
申请(专利权)人：斯平内克半导体股份有限公司，
类型：发明
国别省市：US[美国]