金属氧化物半导体晶体管及其制造方法技术

一种金属氧化物半导体（ＭＯＳ）晶体管，其包括：具有至少一个源接触的源区；具有至少一个漏接触的漏区；以及连接于该源区与该漏区之间的栅，其中包括在该源区中的源接触的数目不同于包括在该源区中的漏接触的数目。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置，且更具体言之，涉及一种能防止饱和电流变化的金属氧化物半导体(MOS)晶体管。
技术介绍
通常，由于温度变化，在金属氧化物半导体(MOS)晶体管的源与漏之间产生的饱和电流会发生变化。也就是说，由于温度变化，包括MOS晶体管的集成电路，如恒定电压产生电路或延迟电路，之特征会发生变化。若该集成电路之特征基于预定条件，如温度及压力，而发生很大的变化，则该集成电路不可正常操作。因此，在制造步骤期间，在苛刻温度，如-10℃或90℃，测试集成电路，以筛选出缺陷电路。因为该缺陷电路不可被使用者使用，所以需要制造不管温度如何变化均可以稳定操作的MOS晶体管。图1为一示意性电路图，其展示了包括传统MOS晶体管的传统恒定电压产生电路。如图所示，该传统恒定电压产生电路包括第一及第二n型金属氧化物半导体(NMOS)晶体管M1及M2；第一及第二p型金属氧化物半导体(PMOS)晶体管M3及M4；及电阻器R。该第二NMOS晶体管M2的源耦合到地GND。该第二NMOS晶体管M2的栅耦合到该第一NMOS晶体管M1的栅。该第一NMOS晶体管M1的栅亦耦合到该第一NMOS晶体管M1的漏。该第一NMOS晶体管M1的源耦合到该电阻器R的第一端子且该电阻器R的第二端子连接到该地GND。第一PMOS晶体管M3及第二PMOS晶体管M4的每个源连接到电源电压VCC。第一PMOS晶体管M3及第二PMOS晶体管M4的每个栅相互耦合。第一PMOS晶体管M3的漏及第二PMOS晶体管M4的漏分别耦合至第一NMOS晶体管M1的漏及第二NMOS晶体管M4的漏。第一及第二PMOS晶体管M3及M4充当电流镜电路，用于操作第一及第二NMOS晶体管M1及M2。图1中所示的MOS晶体管M1至M4充当Widlar型电流镜电路，用于产生恒定电压VR0。在这里，应注意电阻器R连接于第一NMOS晶体管M1与地GND之间。下文中将描述电阻器R的作用。图2为每个MOS晶体管的布局，如包括在图1中所示的传统恒定电压产生电路中的M1。如图所示，第一NMOS晶体管M1包括栅线201、源区202及漏区203。源区202及漏区203中的每一个包括多个接触，如，包括于源区202中的接触204及包括于漏区203中的接触205，用于提供功率和连接内部元件。栅线201还包括接触，如206。在这里，应注意包括于源区202中的接触的数目与包括于漏区203中的接触的数目相同。另外，第一NMOS晶体管M1的尺寸由宽度与长度之比来确定。该长度对应于源区202与漏区203之间的距离，且该宽度对应于栅线201与源区202或漏区203之间的切线的长度。同时，如上所述，由于不稳定之温度，具有诸如图2中所示布局的结构的传统MOS晶体管的饱和电流可被异常地改变。因此，具有传统MOS晶体管的传统恒定电压产生电路可被异常地操作。因此，为补偿上述恒定电压产生电路性能的变化，需要将电阻器R连接于第一NMOS晶体管M1与地GND之间。也就是说，为减少由温度变化引起的特征的变化，适当调整电阻器R的电阻及第一NMOS晶体管M1的尺寸。
技术实现思路
因此，本专利技术的目标在于提供一种金属氧化物半导体(MOS)晶体管，其能稳定地操作以响应温度变化。根据本专利技术的一方面，提供一种金属氧化物半导体(MOS)晶体管，其包括具有至少一个源接触的源区；具有至少一个漏接触的漏区；及连接于该源区与该漏区之间的栅，其中包括在该源区中的源接触的数目不同于包括在该源区中的漏接触的数目。根据本专利技术的另一方面，提供一种恒定电压产生电路，其包括用于接收电源电压的第一MOS晶体管；用于接收电源电压的第二MOS晶体管，该第二MOS晶体管的栅耦合至该第一MOS晶体管的栅；连接于该第一MOS晶体管与地之间的第三MOS晶体管；及连接于该第二MOS晶体管与地之间的第四MOS晶体管，第三MOS晶体管的栅耦合至该第四MOS晶体管的栅，其中每个MOS晶体管包括具有至少一个源接触的源区，具有至少一个漏接触的漏区及栅，包括于该源区中的源接触的数目不同于包括于该漏区中的漏接触的数目。附图说明通过下面结合附图对优选实施例的描述，本专利技术的上述及其它目的和特征将变得显而易见，其中图1为展示传统恒定电压产生电路的示意性电路图；图2为包括在图1中所示的传统恒定电压产生电路中的MOS晶体管的布局；图3为展示根据本专利技术优选实施例的MOS晶体管的布局；图4A为显示根据本专利技术优选实施例的NMOS晶体管的电阻特征的第一模拟结果图；图4B为显示根据本专利技术优选实施例的PMOS晶体管的电阻特征的第二模拟结果图；图5A为显示图4A中所示的NMOS晶体管的源-漏电流及栅-源电压的第三模拟结果图； 图5B为显示图4B中所示的PMOS晶体管的源-漏电流及栅-源电压的第四模拟结果图；图6A为展示图4A中所示的NMOS晶体管的饱和电流变化的第五模拟结果的图表；图6B为展示图4B中所示的PMOS晶体管的饱和电流变化的第六模拟结果的图表；图7A及7B为分别展示图6A及6B中所示的模拟结果图。图8为展示根据本专利技术的恒定电压产生电路的示意性电路图。具体实施例方式下文中，将参照附图细描述根据本专利技术的金属氧化物半导体(MOS)晶体管。图3为展示根据本专利技术优选实施例的MOS晶体管的布局图。如图所示，MOS晶体管包括栅线301、源区302及漏区303。源区302及漏区303中的每一个包括至少一个接触，如，包括在源区302中的304及包括在漏区303中的305，用于提供功率和连接内部元件。如图3中所示，MOS晶体管的尺寸由宽度与长度之比确定。在这里，与传统MOS晶体管相比，包括在源区302中的接触的数目小于包括在漏区303中的接触的数目。另外，长度小于传统MOS晶体管的长度。当源区302接触的数目减少时，源接触电阻增加。因为源接触电阻增加，所以源接触电阻对于温度变化相对更敏感。也就是说，由温度变化引起的MOS晶体管特征的变化是由源接触电阻的变化来补偿。在这里，尽管电流流动(current flow)随着源接触电阻的增加而减少，但是该电流减少通过减少长度被补偿。图4A为显示当温度不同变化时，根据本专利技术的优选实施例的n型金属氧化物半导体(NMOS)晶体管的电阻特征的第一模拟结果图。在这里，假定宽度与长度之比，即W/L，为10/1。沟道电阻标记为″1/gmmax_n(W/L＝10/1)″且源接触电阻标记为″BLC-N+Rc_1EA″。源接触电阻1/gmmax_n(W/L＝10/1)展示一个源接触的电阻。源区的电阻标记为″N+Rsh″。图4B为显示当温度不同变化时根据本专利技术优选实施例的p型金属氧化物半导体(PMOS)晶体管的电阻特征的第二模拟结果图。在这里，假定宽度与长度之比，即W/L，为20/1。沟道电阻标记为″1/gmmax_p(W/L＝20/1)″且源接触电阻标记为″BLC-P+Rc_1EA″。源接触电阻1/gmmax_p(W/L＝20/1)展示一个源接触的电阻。源区的电阻标记为″P+Rsh″。参看图4A及4B，NMOS晶体管及PMOS晶体管的每个源接触电阻随着温度升高而降低。图5A为显示当温度变化时，NMOS晶体管的源-漏电流Id及栅-源电压Vgs的第三模拟结果图。如图所示，源-漏电流Id在栅-源电压Vgs处随本文档来自技高网...

【技术保护点】
一种金属氧化物半导体（ＭＯＳ）晶体管，包含：源区，其具有至少一个源接触；漏区，其具有至少一个漏接触；及栅，其连接于该源区与该漏区之间，其中包括在该源区中的源接触的数目不同于包括在该源区中的漏接触的数目。

【技术特征摘要】
KR 2004-12-28 10-2004-01135761.一种金属氧化物半导体(MOS)晶体管，包含源区，其具有至少一个源接触；漏区，其具有至少一个漏接触；及栅，其连接于该源区与该漏区之间，其中包括在该源区中的源接触的数目不同于包括在该源区中的漏接触的数目。2.如权利要求1的MOS晶体管，其中所述源接触的数目被确定以用于增加源接触电阻。3.如权利要求2的MOS晶体管，其中所述源接触的数目小于所述漏接触的数目。4.如权利要求3的MOS晶体管，其中该MOS晶体管的宽度与长度的比被确定以用于补偿所增加的源接触电阻。5.如权利要求1的MOS晶体管，其中所述源接触的数目是基于由温度变化引起的饱和电流变化与所述源接触的数目之间的关系而被确定。6.如权利要求5的MOS晶体管，其中该饱和电流变化随着该源接触的数目的减少而减少。7.一种恒定电压产生电路，包括第一MOS晶体管，其用于接收电源电压；第二MOS晶体管，其用于接收该电源电压，该第二MOS晶体管的栅耦合至该第一MOS晶体管的栅；第三MO...

【专利技术属性】
技术研发人员：崔俊基，韩熙贤，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]