改善元件效能的几何最佳化间隙壁制造技术

本发明专利技术是有关于一种改善元件效能的几何最佳化间隙壁，一种具有梯形间隙壁的互补金属氧化物半导体元件及其制造方法，制造方法具有改良的关键尺寸控制方法与改良的自动对准硅化金属制程，此互补金属氧化物半导体元件包括一半导体基板；一闸极结构至少包括位于半导体基板上的一闸介电层及位于此闸介电层上的一闸极；一梯形间隙壁邻接于闸极结构的两侧，此梯形间隙壁邻接此闸极的一内缘处具有一最大高度，最大高度低于闸极的上方部分以暴露出闸极侧壁部分。本发明专利技术的制造方法具有改良的关键尺寸控制及改良的自动对准硅化金属。

【技术实现步骤摘要】

本专利技术是有关于一种包括形成互补金属氧化物半导体(complementarymetal-oxide semiconductor；CMOS)及金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effector transistor；MOSFET)元件的制程，且特别是一种形成金属氧化物半导体元件间隙壁及其制造方法，此制造方法可促进元件效能，包括改善闸极接触电阻。
技术介绍
随着MOSEFT及CMOS元件的特征尺寸范围小于0.1微米，包括45奈米以下，为达到理想的关键尺寸，湿蚀刻与干蚀刻制程的制程裕度愈来愈难以控制。例如在形成介电质间隙壁时(亦称为侧壁间隙壁或主要间隙壁)，尤其难以控制此间隙壁的宽度，特别是用以进行随后的自动对准硅化金属制造制程时。例如，一间隙壁的宽度可小于600埃(60奈米)或少于65奈米关键尺寸(闸极长度)的CMOS元件。根据现有习知技术，形成的间隙壁邻接于闸极结构(闸介电层与闸极)的两侧及适用于形成源极/汲极区域的对准，藉此间隙壁作为一离子布植遮罩以形成一掺杂程度相对较高的N型或P型掺杂源极/汲极区域。此源极/汲极区域排列在邻近于先前形成的低掺杂程度的一源极延伸(source drainextension；SDE)区域，此亦被称为一轻微掺杂源极(lightly-doped drain；LDD)区域，形成于邻近位于闸介电层下方的通道区域。随着元件关键尺寸的缩小，间隙壁的接近尺寸容忍误差的达成是为达成可靠的电效能及避免短通道效应(short channel effects；SCE)的重要因素。例如源极延伸区域对短通道效应的影响取决于源极延伸掺杂区域的深度及宽度，间隙壁的宽度也至少决定了源极延伸区域的宽度。典型的间隙壁产生需要沉积及蚀刻步骤，例如最初的沉积与随后移除一部分沉积的介电层。随着元件尺寸降到小于0.13微米，沉积制程及蚀刻制程都只有极狭小的制程裕度，不希望产生的尺寸变化会改变CMOS元件的关键尺寸及电效能。一般来说，间隙壁用于与接续而来的自动对准硅化金属形成制程结合，包括在一闸极最高部分及源极/汲极区域上形成一三角形或L形的几何结构。这类几何结构的问题是具有一些缺点，这些缺点为L形间隙壁的宽度极难控制以达到设定的标准，包括元件间距也是需要考虑的因素。例如L形间隙壁的底部很容易在蚀刻制程中变化，藉由源极延伸区域下方宽度的一点小变化(例如几奈米)将导致设计上的一个大比例变化，从而对元件效能产生不利的影响。另一方面，没有垂直侧壁的三角形间隙壁，在随后的蚀刻制程中会有一些缺点，间隙壁的侧壁在蚀刻制程中被暴露在外，而造成所不希望产生的三角形间隙壁宽度改变。因此在半导体集成电路制造技术中需要一种改良的间隙壁及其制造方法，可形成同样坚固完整的间隙壁，避免在随后的蚀刻制程产生宽度改变效应，以改善元件效能。由此可见，上述现有的间隙壁及其制造方法在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决间隙壁及其制造方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的间隙壁及其制造方法，便成了当前业界极需改进的目标。有鉴于上述现有的间隙壁及其制造方法存在的缺陷，本专利技术人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的改善元件效能的几何最佳化间隙壁，能够改进一般现有的间隙壁及其制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本专利技术。
技术实现思路
本专利技术的目的在于，克服现有的间隙壁存在的缺陷，而提供一种新型结构的改善元件效能的几何最佳化间隙壁，所要解决的技术问题是使其提供一改良的间隙壁及其制造方法，可形成同样坚固完整的间隙壁，避免在随后的蚀刻制程产生宽度改变效应，以改善元件效能并克服现有习知技术的缺点。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种具有梯形间隙壁的互补金属氧化物半导体元件，其至少包括一半导体基板；一闸极结构至少包括一闸介电层位于该半导体基板上及一闸极位于该闸介电层上；以及梯形间隙壁邻接于闸极结构的两侧；其中该梯形间隙壁具有一最大高度邻接该闸极的一内缘，该最大高度低于该闸极的上方部分以暴露出该闸极侧壁部分。本专利技术的目的及解决其技术问题还采用以下技术措施来进一步实现。前述的互补金属氧化物半导体元件，其中暴露出的该闸极侧壁部分的高度介于10埃到400埃之间。前述的互补金属氧化物半导体元件，其中所述的梯形间隙壁至少包括具有一θ1角之间隙壁外侧壁部份，该θ1角的角度自水平起约大于75度。前述的互补金属氧化物半导体元件，其中所述的间隙壁外侧壁的一高度，大于在半导体基板上的间隙壁下方部分的一宽度。前述的互补金属氧化物半导体元件，其中所述的闸介电层至少包括介电常数大于8的一高介电常数介电材料。前述的互补金属氧化物半导体元件，其更包括一氧化硅衬垫沉积于该梯形间隙壁及该闸极结构之间。本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本专利技术提出的一种制造具有梯形间隙壁的互补金属氧化物半导体元件的方法，该方法的步骤至少包括提供一半导体基板；形成一闸极结构至少包括一闸介电层位于半导体基板上及一闸极位于该闸介电层上；形成邻接于闸极结构两侧的一梯形间隙壁结构；以及形成该梯形间隙壁的一最大高度邻接该闸极的一内缘，该最大高度低于闸极的上方部份以暴露出闸极侧壁部分。本专利技术的目的及解决其技术问题还采用以下技术措施来进一步实现。前述的制造具有梯形间隙壁的互补金属氧化物半导体元件的方法，其更包括形成一氧化硅衬垫沉积于该梯形间隙壁及该闸极结构之间。前述的制造具有梯形间隙壁的互补金属氧化物半导体元件的方法，其中所述的形成梯形间隙壁的蚀刻步骤至少包括一干蚀刻制程，具有一蚀刻化学成分选自于由碳、氟、氢、氧及一惰性气体所组成的族群。本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本专利技术提出的一种制造具有梯形间隙壁的互补金属氧化物半导体元件的方法，其中所述的方法的步骤至少包括提供一半导体基板；形成闸极结构至少包括一闸介电层位于半导体基板上及一闸极位于该闸介电层上；形成梯形间隙壁结构邻接于闸极结构的两侧；以及形成该梯形间隙壁的一最大高度邻接该闸极的一内缘，该最大高度低于闸极的上方部分以暴露出一闸极侧壁部分，该暴露的闸极侧壁部分的高度介于10埃到400埃之间。借由上述技术方案，本专利技术改善元件效能的几何最佳化间隙壁至少具有下列优点本专利技术提供一种具有梯形间隙壁的CMOS元件及其制造方法，制造方法具有改良的关键尺寸控制及改良的自动对准硅化金属制程。综上所述，本专利技术特殊的改善元件效能的几何最佳化间隙壁，其具有上述诸多的优点及实用价值，并在同类产品及方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、制造方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的间隙壁具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、本文档来自技高网...

【技术保护点】
一种具有梯形间隙壁的互补金属氧化物半导体元件，其特征在于其至少包括：一半导体基板；一闸极结构至少包括一闸介电层位于该半导体基板上及一闸极位于该闸介电层上；以及梯形间隙壁邻接于闸极结构的两侧；其中该梯形间隙壁具 有一最大高度邻接该闸极的一内缘，该最大高度低于该闸极的上方部分以暴露出该闸极侧壁部分。

【技术特征摘要】
US 2004-12-31 11/026,0101.一种具有梯形间隙壁的互补金属氧化物半导体元件，其特征在于其至少包括一半导体基板；一闸极结构至少包括一闸介电层位于该半导体基板上及一闸极位于该闸介电层上；以及梯形间隙壁邻接于闸极结构的两侧；其中该梯形间隙壁具有一最大高度邻接该闸极的一内缘，该最大高度低于该闸极的上方部分以暴露出该闸极侧壁部分。2.根据权利要求1所述的互补金属氧化物半导体元件，其特征在于其中暴露出的该闸极侧壁部分的高度介于10埃到400埃之间。3.根据权利要求1所述的互补金属氧化物半导体元件，其特征在于其中所述的梯形间隙壁至少包括具有一θ1角之间隙壁外侧壁部份，该θ1角的角度自水平起约大于75度。4.根据权利要求3所述的互补金属氧化物半导体元件，其特征在于其中所述的间隙壁外侧壁的一高度，大于在半导体基板上的间隙壁下方部分的一宽度。5.根据权利要求1所述的互补金属氧化物半导体元件，其特征在于其中所述的闸介电层至少包括介电常数大于8的一高介电常数介电材料。6.根据权利要求1所述的互补金属氧化物半导体元件，其特征在于其更包括一氧化硅衬垫沉积于该梯形间隙壁及该闸极结构之间。7.一种制造...

【专利技术属性】
技术研发人员：陶宏远，徐祖望，梁孟松，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]