用于制造半导体装置的方法制造方法及图纸

提供了一种用于制造半导体装置的方法。该方法包括：在基片上形成装置隔离层；在基片上顺序形成防反射涂层和光刻胶层；图案化防反射涂层和光刻胶层以暴露将在其中形成金属氧化物半导体（ＭＯＳ）晶体管的有源区的基片区；以及以预定厚度使所暴露的基片区凹陷。

【技术实现步骤摘要】

本专利技术涉及；并且更具体地，涉及用于制造能有效延展金属氧化物半导体(MOS)晶体管沟道的半导体装置的方法。
技术介绍
用以在基片上形成半导体电路的第一工艺是将装置相互隔离的装置隔离层的形成工艺。最初，装置隔离层通过硅的局部氧化(LOCOS)方法而形成；然而，由于半导体装置的集成度已增加，装置隔离层已通过在集成上更有利的浅沟槽隔离(STI)方法而形成。同时，由于半导体装置已高度集成，MOS晶体管的设计规则已减少，并且因此，栅图案的大小也已减小。相应地，沟道长度减少得更多，从而带来很多限制。作为解决前述限制的方法之一，提出了一种方法，其使将在其中形成源/漏区的基片的部分凹陷并人工地增加沟道长度。图1是说明用于制造半导体存储装置的传统方法的截面视图。预定的沟槽区形成于基片10上，并且STI类型的装置隔离层11通过利用绝缘层来填充沟槽区而形成。此时，装置隔离层11使用高密度等离子体(HDP)以氧化物层而形成。随后，防反射涂层12和光刻胶(photoresist)层13顺序沉积在基片10整个表面上。在用于图案化氧化物层的室中，形成于MOS晶体管的源区即有源区中的防反射涂层12和光刻胶层13将被选择性地去除，存储节点接触塞将与所述有源区接触。在用于图案化多晶硅的另一室中，通过经图案化的防反射涂层12和经图案化的光刻胶层13而暴露的基片区X被去除。假定基片区X与存储节点接触塞接触。使基片区X凹陷的原因如下。由于半导体装置的集成度已增加，沟道长度由于减少的设计规则而减小。相应地，为解决很多限制，如刷新时间的减少，沟道长度需要通过使基片区X凹陷而人工地增加。此时，在两个分离的室中执行图案化防反射涂层12和光刻胶层13的工艺以及使基片区X凹陷的工艺的原因是，因为如果在一个室中执行两个工艺，可出现其它问题。首先，若以上两个工艺在同一室中执行以图案化氧化物层，由HDP氧化物层制成的装置隔离层11则可被过度蚀刻。若在被过度蚀刻的装置隔离层11上执行后清洗(post-cleaning)工艺，则个体装置隔离层11的高度变得低于有源区的高度。装置隔离层11降低的高度可导致缺点。此时，存在高的可能性，即由于清洗工艺而引起的装置隔离层11的损坏所导致的高度差产生用于栅的多晶硅的残余或有效fOX高度(EFH)的改变，从而诱发半导体存储装置中的缺陷。图2是说明通过以上传统方法所引起的前述限制的截面视图。高密度等离子体(HDP)氧化物层被用于形成装置隔离层21，并如所示，当在用于图案化氧化物层即HDP氧化物层的同一室中凹陷硅基片20时，HDP氧化物层被过度蚀刻。参考符号Y示出被过度蚀刻的装置隔离层21。由于HDP氧化物层被过度蚀刻，可产生用于栅的多晶硅的残余，或可改变有效fox高度(EFH)。相应地，存在高的可能性，即所述残余或有效fox高度(EFH)的改变可成为用于在半导体存储装置中产生缺陷的因素。此外，如果图案化防反射涂层22和光刻胶层23的工艺和使硅基片21凹陷的工艺在用于图案化多晶硅的同一室中执行，由于关于反射阻挡层12蚀刻比率的降级，不可能获得足够的蚀刻选择性。因此，防反射涂层12不能稳定地图案化。相应地，当与存储节点接触塞接触的基片区基于传统方法而被凹陷时，可增加MOS晶体管的沟道长度，从而改进半导体装置的工作特性。然而，由于以上图案化工艺在两个分离的室中执行，当晶片从一个室移到另一室时，可产生粒子，并且需添加各种其它工艺，从而使制造工艺更复杂。
技术实现思路
因而，本专利技术的目的是提供一种，其通过在一个室中执行存储节点接触塞将连接到的基片所采用的凹陷工艺来减少工艺步骤。根据本专利技术的一个方面，提供了，包括在基片上形成装置隔离层；在基片上顺序形成防反射涂层和光刻胶层；图案化防反射涂层和光刻胶层以暴露将在其中将形成金属氧化物半导体(MOS)晶体管的有源区的基片区；及以预定厚度使所暴露的基片区凹陷。附图说明关于以下结合附图给出的优选实施例的描述，本专利技术的以上及其它目的和特征将变得更好理解，其中图1是说明用于制造半导体存储装置的传统方法的截面视图；图2是说明由用于制造半导体存储装置的传统方法所引起的限制的截面视图；以及图3是说明根据本专利技术特定实施例用于制造半导体存储装置的方法的截面视图。具体实施例方式下文中，将参考附图提供对本专利技术优选实施例的详细描述。图3是说明根据本专利技术特定实施例用于制造半导体存储装置的方法的截面视图。应注意，相同的参考数字用于图2中所述的同一元素。参考图3，首先，多个预定的沟槽区形成于基片20上，并且然后，所述沟槽区被填充以绝缘层，从而形成浅沟槽隔离(STI)类型的装置隔离层21。装置隔离层21包括使用高密度等离子体(HDP)的氧化物层。防反射涂层22和光刻胶层23沉积在基片20的整个表面上。在用于图案化氧化物层的室中，在MOS晶体管源/漏区中的防反射涂层22和光刻胶层23被选择性地去除，所述MOS晶体管源/漏区即将与存储节点接触塞接触的有源区。在以上同一室中，执行将与存储节点接触的基片区A所经受的凹陷工艺。如在传统方法中所解释的，如果在用于图案化氧化物层的室中使基片凹陷，HDP氧化物层将被过度蚀刻。参考符号B示出所述HDP氧化物层被过度蚀刻。因此，通常需要在另一不同的室中执行以上凹陷工艺。使基片区A凹陷的原因如下。因为半导体存储装置的集成度已增大，沟道长度也已减小。相应地，为了解决由刷新时间减少所引起的很多限制，通过使基片区A凹陷，沟道长度已人工地被增加。尽管根据本专利技术特定实施例在用于图案化氧化物层的同一室内执行所述凹陷工艺，工艺条件应被设置以不将HDP氧化物层蚀刻到其最大范围。此时，经蚀刻的装置隔离层21的高度被形成得高于基片20的有源区的高度。因此，尽管装置隔离层21的预定部分被后清洗工艺所损坏，装置隔离层21的高度应保持与经凹陷的基片20的有源区的高度相同。更详细地关于在用于图案化氧化层的室中所执行的工艺，防反射涂层22通过使用射频(RF)等离子体设备而图案化。随后，关于基片20的蚀刻速率被设置得比关于HDP氧化物层的蚀刻速率更快。因此，在使基片20凹陷的工艺期间，有可能防止HDP氧化物层的过度蚀刻。使基片20凹陷所需的工艺条件如下表1表1 当所述工艺基于表1所示的工艺条件而被执行时，尤其当硅基片20的蚀刻速率比用于形成装置隔离层21的HDP氧化物层的蚀刻速率相对更低时，有可能防止装置隔离层21的损坏。通过使用为硅蚀刻气体的四氟甲烷(CF4)气体和三氟甲烷(CHF3)气体的氟组(fluorine group)，连同添加氧(O2)气，表1中所示工艺条件被设置以控制氧化物层和硅基片20的凹陷比，所述氧化物层即HDP氧化物层。由HDP氧化物层制成的装置隔离层21对硅基片20的蚀刻比应保持在约1∶1.5到约1∶2.5之间。此外，尽管CF4气体和CHF3气体优选地以约7份CF4对约1份CHF3的比来混合，也可能以约2∶1及约10∶1之间的比来混合CF4气体和CHF3气体。约5sccm到约30sccm的O2气体被添加。此外，优选的是使用如表1所示的RF等离子体功率和室压；然而，可使用范围从约200W到约700W的RF等离子体功率以及范围从约25mT到约350mT的室压。CF4气体和CHF3气体的氟离子本文档来自技高网...

【技术保护点】
一种用于制造半导体装置的方法，包括：在基片上形成装置隔离层；在所述基片上顺序形成防反射涂层和光刻胶层；图案化所述防反射涂层和所述光刻胶层以暴露将在其中形成金属氧化物半导体（ＭＯＳ）晶体管的有源区的基片区；以及 以预定厚度使所暴露的基片区凹陷。

【技术特征摘要】
KR 2004-12-28 10-2004-01141721.一种用于制造半导体装置的方法，包括在基片上形成装置隔离层；在所述基片上顺序形成防反射涂层和光刻胶层；图案化所述防反射涂层和所述光刻胶层以暴露将在其中形成金属氧化物半导体(MOS)晶体管的有源区的基片区；以及以预定厚度使所暴露的基片区凹陷。2.如权利要求1的方法，其中在所述基片上形成的所述装置隔离层是基于氧化物的层。3.如权利要求1的方法，其中所述被暴露的基片区在其中所述防反射涂层和所述光刻胶层被图案化的同一室处被凹陷。4.如权利要求1的方法，其中所述被暴露的基片区的凹陷通过使用四氟甲烷(CF4)气体和三氟甲烷(CHF3...

【专利技术属性】
技术研发人员：南基元，金宰永，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]