具有双栅ＦＩＮＦＥＴＳ的存储器及制造方法技术

描述了一种在ＳＯＩ基片上制造的ＤＲＡＭ，所述ＤＲＡＭ使用单一主体器件作为存储单元，不依赖于通过ＳＯＩ的绝缘层的场。通过以下方法来限定浮体器件：以与形成在绝缘层上的每一个主体的前栅和背栅两者正交的方式设置各线条。硅线条（１０）包括相反导电类型的被主体区（１２）隔开的源极（１３）和漏极（１１）。导电线条延伸在垂直于硅线条（１０）的方向上并包括通过相应的隔离层（１６，１７）与主体区（１２）隔开的背栅（１５）和前栅（１４）。这样，所述ＤＲＡＭ包括双栅ＦｉｎＦＥＴｓ。

【技术实现步骤摘要】
【国外来华专利技术】具有分裂(split)栅极器件的存储器和制造方法专利
本专利技术涉及动态随机存取存储器(DRAM)，具体地说，涉及利用一个晶体管浮体单元的存储器。先有技术和相关技术最普通的DRAM单元在电容上存储电荷，并使用单个晶体管来访问电容。最近，有人提出一种单元，在晶体管的浮体上存储电荷。偏置背栅，以便维持浮体中的电荷。在一种建议中，在硅基片上形成氧化层，并在氧化层上形成有源器件用的硅层(SOI基片)。硅基片用作背栅，并且随后必须相对于硅层被偏置。遗憾的是，氧化层相对较厚，需要相对较高的电压(例如10伏)来进行偏置。已经提出几种结构来降低这相对较高的偏压，包括使用双栅浮体和硅柱。这些结构都难以制造。这及其他有关技术在M.ChanElectron Device Letters，Jan 1994之后的C.Kuo，IEDM.Dec.2002，；C.Kuo所著IEDM.Dec.2002″双栅浮体单元的假想结构″，T.Ohsawa等人，IEEE Journal of Solid-State Circuits，Vol.37，No.11，November 2002；和David M.Fried等人，″改进独立栅极N-型FinFET的制造与特性″IEEE Electron Device Letters，Vol.24，No.9，September 2003均有描述。附图的简短说明附图说明图1是存储单元和它与存储器中的外围电路连接的平面图。图2是起始SOI基片和附加层的剖面正视图。图3是掩蔽和蚀刻之后图2的结构的平面图。图4是图3的结构和用于存储器外围电路的基片部分的剖面正视图。图5图解说明去除氧化层的附加处理之后图4的结构；图6图解说明淀积多晶硅层之后图5的结构。图7图解说明多晶硅层平面化和淀积硬掩模层之后图6的结构。图8图解说明蚀刻多晶硅层以限定阵列中的栅极之后图7的结构。图9是图8阵列的一部分的平面图。图10A是通过图9的剖面线10A-10A截取的图9的结构的剖面正视图，图解说明离子注入。图10B是的通过图9的剖面线10B-10B截取的图9结构的剖面正视图，图解说明尖端(tip)注入。图11A是在多晶硅栅极上形成隔离层之后并且在源极/漏极掺杂过程中图9结构的剖面正视图，该图是通过图9的剖面线11A-11A截取的。图11B是形成硅化物之后通过图9的剖面线11B-11B截取的图9结构的剖面正视图。图12是存储器阵列的平面图，用来图解说明为所述阵列制作的金属触点。图13是存储器阵列的透视图。用来图解说明几个层上各叠加的金属线中的金属触点。图14是存储器阵列的平面图，用来图解说明另一种金属化布局。详细说明在以下描述中，描述了一种存储器和该存储器的制造方法。为了对本专利技术提供透彻的理解，提出许多具体细节，诸如特定的导电类型和金属化安排。对于本专业技术人员来说，显然，不用这些具体细节也可以实施本专利技术。在其他实例中，众所周知的处理步骤和电路将不予以详细描述，以免不必要地模糊本专利技术。图1中示出单一存储单元。图解说明在氧化层上形成的并从硅层蚀刻的硅线条10的一部分。硅线条10包括设置在主体区12的第一相对两侧的一对彼此隔开的掺杂区11和13。在一个实施例中，主体区是p型区，而源极区13和漏极区11被用n型掺杂剂较重地掺杂。在主体区12的第二相对两侧上形成被标为前栅14和背栅15的一对栅极。栅极14和15分别通过氧化层16和17与硅主体12绝缘。所述栅极由从多晶硅层蚀刻的导电线条，例如多晶硅形成。形成所述栅极的多晶硅线条一般垂直于硅线条10，并在主体区上，诸如在主体区12上被硅线条10中断。图1的存储单元是耦合到存储器的外围电路的四端器件。所述单元是在单元的阵列中形成的。对于所图解说明的n-沟道实施例，源极区耦合到地，而背栅15耦合到例如-1伏的偏置电源。漏极端子11连接到存储器中的位线23。前栅14连接到存储器中的字线24，以便允许选择单元。所述单元，如将要描述的，是动态随机存取存储单元，因此，所存储的数据要求周期性的刷新。首先假定，图1的单元没有存储电荷，而且所述单元通过向耦合到栅极14的字线24施加正电位来选定。进而假定，二进制的1将存储在(写入)所述单元，如用电荷的存储所代表的。(二进制0用不存在电荷来代表。)放大器19向位线23提供正电位，使主体区12的反型沟道21导通，如一般发生在场效应晶体管上的。发生这种情况时，在施加于栅极的偏压的影响下，空穴对(一般由碰撞电离产生)向栅极15漂移。从字线24除去所述电位并从位线23除去所述电位之后，这些空穴对仍旧留在主体区12的存储区20。假定必须确定所述单元存储了二进制的1还是二进制的0。通过向字线23施加正电位来选定所述单元。所述单元移位的阈电压取决于在区域20是否存有空穴。所述单元具有较低的阈电压，就是说，当区域20存有电荷时，它更容易导通。阈电压的这种移位通过读出放大器18来检测，并提供表明所述单元是存储二进制1还是二进制0的读数。这可以提供给I/O输出线或刷新电路，以便刷新所述单元的状态。可以通过把所述单元的阈电压与交叉耦合读出放大器中的基准单元的阈电压进行比较来确定所述单元的阈电压。可以例如通过使用作基准单元的存储单元上具有较少电荷或者较小偏压来建立基准单元的阈电压。在一个实施例中，在形成于硅基片30上的氧化层31上制造所述单元。在设置在氧化层31上的单晶硅层32内制造存储器用的有源器件。所述SOI基片在半导体工业上是众所周知的。举例来说，它是通过把硅层结合在基片30上，然后使层32平面化使得它相对较薄而制造的。这相对较薄的低体效应层用于有源器件。形成SOI基片用的其它技术是已知的，包括例如把氧注入硅基片，以形成隐埋氧化层。在随后的各附图中，示出在层31上制造的存储器，未示出下面的硅基片30。在所述过程的一个实施例中，首先在硅层32上设置保护氧化物33，接着淀积氮化硅层34。掩蔽层34以便限定多个彼此隔开的长形的平行线，并蚀刻与这些线对齐的下面的硅层32。在图3平面图中(还在图4的剖面正视图中)以四条平行线32a、32b、32c和32d的形式示出所得到的结构。通常，所描述的处理过程包括存储阵列的制造。在SOI基片的一部分上制造所述阵列的同时，可以在SOI基片的其它部分上制造用于存储器的外围电路。图4中，在点线42的左边示出氧化层31上的存储阵列，而在点线42的右边示出也在氧化层31上形成的存储器的逻辑电路部分。制造所述阵列的一些处理过程也同时用以制造所述逻辑电路部分中的外围电路。例如，当蚀刻氮化硅层34时，可以在诸如由氮化物部分34e表示的逻辑电路部分限定各种各样的特征。然后，当蚀刻层32时，既蚀刻所述阵列又蚀刻逻辑电路部分，例如形成部分32e。有时需要对所述两个部分中的一个进行单独的处理。图4和5图解说明这样的处理。蚀刻硅层32之后，用保护氧化物41覆盖整个存储器。然后，在存储器的阵列部分上面形成光刻胶层40，留下外露的逻辑电路部分。在逻辑电路部分中，把氧化物41和氮化硅部分34e以及类似于的部分一起除去。接着，在除去光刻胶40之后，从存储器的阵列部分除去保护氧化物41。所得到的结构示于图5。应当指出，在图5中，氧化层31b略为比氧化层31a薄。这是因为需要附加的蚀刻来本文档来自技高网...

【技术保护点】
一种存储器包括：多条平行的，彼此隔开的，设置在氧化层上的硅线条；多条平行的，彼此隔开的，以一般地垂直于所述硅线条的方式设置在所述氧化层上的导电线条，在所述硅线条的交点上所述导电线条是不连续的，每一个交点在所述硅线条上形成主体区，并且在所述主体区的相对的两侧由所述导电线条形成第一栅极和第二栅极，所述栅极与所述主体区绝缘；以及所述第一栅极连接到所述存储器中的字线，而所述第二栅极连接成偏置所述主体区。

【技术特征摘要】
【国外来华专利技术】US 2004-3-31 10/816,2821.一种存储器包括多条平行的，彼此隔开的，设置在氧化层上的硅线条；多条平行的，彼此隔开的，以一般地垂直于所述硅线条的方式设置在所述氧化层上的导电线条，在所述硅线条的交点上所述导电线条是不连续的，每一个交点在所述硅线条上形成主体区，并且在所述主体区的相对的两侧由所述导电线条形成第一栅极和第二栅极，所述栅极与所述主体区绝缘；以及所述第一栅极连接到所述存储器中的字线，而所述第二栅极连接成偏置所述主体区。2.如权利要求1所述的存储器，其中用第一导电类型的掺杂剂掺杂所述主体区，而在所述主体区之间的所述硅线条形成用第二导电类型的掺杂剂掺杂的源极和漏极区，所述漏极区连接到所述存储器中的位线。3.如权利要求1所述的存储器，其中所述各导电线条中相邻的两个导电线条中的第二栅极在第一叠加金属层中通过桥连接在一起，以及其中多个这样的桥在第二叠加金属层中通过偏置线条连接在一起。4.如权利要求2所述的存储器，其中所述源极区连接到地电位。5.如权利要求4所述的存储器，其中通过所述第二栅极对所述主体区的偏置包括把所述第二栅极连接到负电位。6.如权利要求1所述的存储器，其中所述导电线条包括多晶硅。7.如权利要求6所述的存储器，其中沿着所述导电线条的各垂直侧面设置隔离层。8.如权利要求1所述的存储器，其中包括与所述存储器一起形成在公共基片上的外围电路。9.如权利要求2所述的存储器，其中所述第一导电类型是p型，而所述第二导电类型是n型。10.如权利要求1所述的存储器，其中每一个主体区为存储单元提供电荷存储，以及其中相邻存储单元共享源极区、漏极区、第一栅极和第二栅极。11.一种存储阵列中的动态随机存取存储单元包括设置在绝缘层上的硅部分；彼此隔开的第一和第二掺杂区，在所述硅部分上，所述第一和第二掺杂区限定它们之间的主体区；形成在所述绝缘层上的第一和第二栅极，所述各栅极与所述主体区绝缘并且设置在所述主体区的相对的两侧；连接到所述第一栅极的字线；连接到所述各掺杂区之一的位线。12.如权利要求11所述的单元，其中所述栅极包括多晶硅。13.如权利要求12所述的单元，其中包括在所述栅极两侧形成的隔离层。14.如权利要求13所述的单元，其中所述掺杂区是n型区。15.如权利要求14所述的单元，其中所述第二栅极连接到偏置电源。...

【专利技术属性】
技术研发人员：PLD常，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]