使用应变硅用于晶体管的集成设计方法和结构技术

本发明专利技术提供了一种形成ＣＭＯＳ集成电路的方法。该方法在半导体衬底上的第一阱区和第二阱区的整个表面区域上形成二氧化硅覆盖层。该二氧化硅覆盖层覆在第一栅极结构和第二栅极结构上的硬掩模上。该二氧化硅覆盖层还覆在要保护的区域上。根据实施方式，该区域可以是侧壁隔离结构和ＭＯＳ器件的衬底周边区域上的部分。当然，可以存在其它变化、修改和替换。该方法利用掩模层保护要保护的区域，同时第一阱区和第二阱区的表面区域暴露。该方法有选择地除去二氧化硅覆盖层的暴露部分，包括第一栅极结构和第二栅极结构上的硬掩模，同时暴露第一栅极结构上的第一多晶硅材料和第二栅极结构上的第二多晶硅材料。该方法剥离掩模层。该方法还包括在第一栅极结构上的第一多晶硅材料上以及第二栅极结构上的第二多晶硅材料上形成金属硅化层，同时要保护的区域不含金属硅化层。

【技术实现步骤摘要】

本专利技术涉及集成电路以及用于半导体器件制造的集成电路加工方法。更具体地，本专利技术提供了一种使用应变硅结构集成PMOS和NMOS器件用于高级CMOS集成电路器件的方法和结构。但是应该认识到，本专利技术具有更广泛的应用范围。
技术介绍
集成电路已经从单个硅芯片上制备的少数互连器件发展到数以百万计的器件。传统集成电路提供的性能和复杂度远远超出人们最初的想象。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数量)方面获得改进，最小器件的特征尺寸，也称为器件“几何图形”，伴随每一代集成电路的发展而变得更小。日益增加的电路密度不仅提高了集成电路的复杂度和性能，还降低了消费者的成本。集成电路或者芯片制造设备可能要耗费数亿甚至数十亿美元。每一制造设备具有一定的晶圆产量，每个晶圆上具有一定数量的集成电路。因此，通过将集成电路的单个器件制造得更小，可以在每个晶圆上制备更多器件，从而增加了制造设备的产出。由于集成制造中所用的每道工艺都有极限，所以将器件制备得更小很具挑战性。也就是说，给定的工艺通常只能向下达到某个特征尺寸，之后要么需要改变工艺要么需要改变器件的布图设计。此外，随着器件需要越来越快的设计，某些现有工艺和材料存在工艺限制。这种工艺的示例是制造MOS器件。这种器件现在变得越来越小，并且开关速度越来越快。尽管已经有了显著的改进，但这种器件设计仍存在很多限制。仅仅作为示例，这些器件设计必须变得越来越小，但仍能提供用于开关的清楚信号，而这随着器件变小变得愈发困难。此外，这些器件经常难于制造，并且一般需要复杂的制造工艺和结构。在说明书尤其下文中将更详细地描述这些以及其它限制。从上文中可以看出，期望一种用于加工半导体器件的改进技术。
技术实现思路
根据本专利技术，提供了用于制造半导体器件的集成电路加工技术。更具体地，本专利技术提供了一种使用应变硅结构集成PMOS和NMOS器件用于高级CMOS集成电路器件的方法和结构的。但是应该认识到，本专利技术具有更广泛的应用范围。作为进一步的背景信息，集成电路工艺一般包括栅极图案化，它通常使用多晶硅作为栅极导体。在该工艺中，多晶硅膜经常沉积在衬底上，该衬底是已经过各种工艺，如注入、栅极氧化物形成等的单晶硅。然后，用一种或多种电介质材料，例如氧化硅和/或氧氮化硅遮盖多晶硅。然后将该电介质膜光刻图案化和刻蚀，以形成栅极导体图案。然后，图案化的电介质材料用作“硬掩模”，以利用等离子刻蚀工艺将图案转印到多晶硅上。在多晶硅图案化之后，通过湿化学试剂剥离该硬掩模。随着临界尺寸变得更小，在CMOS技术中，已将利用硅衬底指定区域中的外延膜而有选择地生长硅锗(SiGe)源极和漏极应用在PMOS器件中。在外延膜生长之前，该方法包括用来使硅衬底凹陷的硅刻蚀，该凹区用于硅锗材料。如上提到的用于图案化多晶硅栅极的硬掩模将用作自对准掩模，用于在硅衬底中凹陷刻蚀。接着在硅锗外延生长之后，将硬掩模除去，以在多晶硅的暴露部分上进行金属硅化物工艺。该电介质硬掩模经常难于去除，导致不希望地腐蚀了多晶硅栅极隔离物，该隔离物是在多晶硅栅极图案化工艺以及浅槽隔离(STI)工艺之后已形成的。多晶硅栅极的掺杂经常困难，导致其它限制。为了克服这些限制其中的一个或多个，本专利技术提供了一种利用硅锗外延膜用于PMOS器件的集成方法。根据一个具体实施方式，该多晶硅硬掩模、隔离物材料和金属硅化物阻挡层被设计成彼此相兼容，并且具有最少数量的加工步骤和/或数目减少的工艺步骤。在说明书尤其下文中可以发现我们方法和结构的进一步细节。在一个具体实施例方式中，本专利技术提供了一种形成半导体集成电路器件，例如CMOS集成电路器件的方法。该方法包括提供具有第一阱区(例如N型阱)和第二阱区(例如P型阱)的半导体衬底(例如硅、绝缘体上硅、外延硅)。该方法包括在具有第一阱区和第二阱区的半导体衬底上形成电介质层(如二氧化硅、氮化硅、氮氧化硅)。该方法包括在电介质层上形成多晶硅栅极层。在一个优选的实施方式中，该多晶硅栅极层上覆在半导体衬底内第一阱区中的第一沟道区上和第二阱区中的第二沟道区上。该方法包括在多晶硅栅极层上形成硬掩模(如二氧化硅、氮化硅)。该方法图案化多晶硅栅极层，包括硬掩模层，以形成在第一阱区中具有第一边缘的第一栅极结构和在第二阱区中具有第二边缘的第二栅极结构。该方法在第一栅极结构和第二栅极结构上以及在第一阱区中的第一源极/漏极区和第二阱区中的第二源极/漏极区上形成衬里层。该方法在衬里层上形成隔离物电介质层(例如二氧化硅、二氧化硅/氮化硅/二氧化硅)。该方法图案化隔离物电介质层，以在具有第一边缘的第一栅极结构上形成第一侧壁隔离结构并在具有第二边缘的第二栅极结构上形成第二侧壁隔离结构。该方法利用硬掩模层和第一侧壁隔离物作为保护层，刻蚀邻近第一栅极结构的第一源极区和第一漏极区。在一个优选的实施方式中，该刻蚀方法应用等离子刻蚀和/或其它合适的技术。接着，该方法将硅锗填充材料沉积到第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区，同时由形成在第一源极区和第一漏极区中的至少硅锗材料来使在第一源极区和第一漏极区之间的第一沟道区以压缩模式产生应变。在一个优选的实施方式中，该方法在第一阱区和第二阱区的整个表面区域上形成二氧化硅覆盖层。该二氧化硅覆盖层覆在第一栅极结构和第二二栅极结构上的硬掩模上。该二氧化硅覆盖层还覆在要被保护的区域上。根据该实施方式，该区域可以是侧壁隔离结构和MOS器件在衬底周边区域上的部分。当然，可以存在其它变化、修改和替换。该方法利用掩模层保护要被保护的区域，同时第一阱区和第二阱区的表面区域暴露。该方法有选择地去除二氧化硅覆盖层的暴露部分，包括第一栅极结构和第二栅极结构上的硬掩模，同时暴露第一栅极结构上的第一多晶硅材料并暴露第二栅极结构上的第二多晶硅材料。该方法剥离该掩模层。该方法还包括在第一栅极结构上的第一多晶硅材料上以及第二栅极结构上的第二多晶硅材料上形成金属硅化层，同时所述要保护的区域不含金属硅化层。根据该实施方式，可以存在下面特征中的一个或者多个。1.在一个具体实施方式中，本方法和结构利用富含氮化物的硅氧氮化物(SiON)作为多晶硅硬掩模。在一个优选的实施方式中，该硬掩模的特征在于使用湿刻蚀剂，例如磷酸，相比较对单晶硅和/或多晶硅，其对二氧化硅和/或富含硅的氧化物具有高的选择性。2.根据一个具体实施方式，该方法和结构在多晶硅硬掩模去除以及金属硅化物阻挡层的处理过程中，还利用氧化硅和/或富含硅的氧化物(或氧氮化物)层作为隔离物保护层。3.在一个具体实施方式中，本方法使用基于磷酸的化学试剂来除去多晶硅硬掩模层，通过现有技术经常难以去除该掩模层。根据该实施方式，可以存在一个或者多个这些特征。当然，可以存在其它的变化、修改和替换。通过本专利技术，实现了许多优于传统技术的优点。例如，本技术提供了便于使用依赖于传统技术的工艺。在某些实施方式中，该方法在每个晶圆的芯片方面提供了更高的器件产率。此外，该方法提供的工艺与传统工艺技术相兼容，而不用对传统的设备和工艺进行实质性的修改。优选地，本专利技术用于设计规则为90纳米和更小和/或65纳米和更小的改进联合工艺。此外，本专利技术通过将应变硅结构用于CMOS器件，提高了空穴的迁移率。在一个优选的实施方式中，本本文档来自技高网...

【技术保护点】
一种形成半导体集成电路器件的方法，包括：提供具有第一阱区和第二阱区的半导体衬底；在所述具有第一阱区和第二阱区的半导体衬底上形成电介质层；在所述电介质层上形成多晶硅栅极层，所述多晶硅栅极层上覆在所述半导体衬底中第一阱区中的第一沟道区上和第二阱区中的第二沟道区上；在所述多晶硅栅极层上形成硬掩模；图案化所述多晶硅栅极层，包括所述硬掩模层，以形成在第一阱区中具有第一边缘的第一栅极结构和在第二阱区中具有第二边缘的第二栅极结构；在所述第一栅极结构和第二栅极结构上以及在所述第一阱区中的第一源极／漏极区和所述第二阱区中的第二源极／漏极区上形成衬里层；在所述衬里层上形成隔离物电介质层；图案化所述隔离物电介质层，以在所述具有第一边缘的第一栅极结构上形成第一侧壁隔离结构，并在所述具有第二边缘的第二栅极结构上形成第二侧壁隔离结构；利用所述硬掩模层和所述第一侧壁隔离物作为保护层，刻蚀邻近所述第一栅极结构的第一源极区和第一漏极区；将硅锗填充材料沉积到所述第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区，同时由形成在所述第一源极区和第一漏极区中的至少硅锗材料使在所述第一源极区和第一漏极区之间的第一沟道区以压缩模式产生应变；在所述第一阱区和第二阱区的整个表面区域上，在所述第一栅极结构和第二栅极结构上的所述硬掩模层上，以及在要保护的区域上形成二氧化硅覆盖层；利用掩模层保护所述要保护的区域，同时所述第一阱区和第二阱区的表面区域暴露；有选择地除去所述二氧化硅覆盖层的暴露部分，包括所述第一栅极结构和第二栅极结构上的所述硬掩模，同时暴露所述第一栅极结构上的第一多晶硅材料和所述第二栅极结构上的第二多晶硅材料；剥离所述掩模层；以及在所述第一栅极结构上的第一多晶硅材料上以及所述第二栅极结构上的第二多晶硅材料上形成金属硅化层，同时所述要保护的区域不含所述金属硅化层。...

【技术特征摘要】
1.一种形成半导体集成电路器件的方法，包括提供具有第一阱区和第二阱区的半导体衬底；在所述具有第一阱区和第二阱区的半导体衬底上形成电介质层；在所述电介质层上形成多晶硅栅极层，所述多晶硅栅极层上覆在所述半导体衬底中第一阱区中的第一沟道区上和第二阱区中的第二沟道区上；在所述多晶硅栅极层上形成硬掩模；图案化所述多晶硅栅极层，包括所述硬掩模层，以形成在第一阱区中具有第一边缘的第一栅极结构和在第二阱区中具有第二边缘的第二栅极结构；在所述第一栅极结构和第二栅极结构上以及在所述第一阱区中的第一源极/漏极区和所述第二阱区中的第二源极/漏极区上形成衬里层；在所述衬里层上形成隔离物电介质层；图案化所述隔离物电介质层，以在所述具有第一边缘的第一栅极结构上形成第一侧壁隔离结构，并在所述具有第二边缘的第二栅极结构上形成第二侧壁隔离结构；利用所述硬掩模层和所述第一侧壁隔离物作为保护层，刻蚀邻近所述第一栅极结构的第一源极区和第一漏极区；将硅锗填充材料沉积到所述第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区，同时由形成在所述第一源极区和第一漏极区中的至少硅锗材料使在所述第一源极区和第一漏极区之间的第一沟道区以压缩模式产生应变；在所述第一阱区和第二阱区的整个表面区域上，在所述第一栅极结构和第二栅极结构上的所述硬掩模层上，以及在要保护的区域上形成二氧化硅覆盖层；利用掩模层保护所述要保护的区域，同时所述第一阱区和第二阱区的表面区域暴露；有选择地除去所述二氧化硅覆盖层的暴露部分，包括所述第一栅极结构和第二栅极结构上的所述硬掩模，同时暴露所述第一栅极结构上的第一多晶硅材料和所述第二栅极结构上的第二多晶硅材料；剥离所述掩模层；以及在所述第一栅极结构上的第一多晶硅材料上以及所述第二栅极结构上的第二多晶硅材料上形成金属硅化层，同时所述要保护的区域不含所述金属硅化层。2.如权利要求1所述的方法，其中所述电介质层小于300埃。3.如权利要求1所述的方法，其中所述金属硅化层包括选自钛、钴、镍、铂或钨的材料。4.如权利要求1所述的方法，其中所述半导体衬底是基本的硅材料。5.如权利要求1所述的方法，其中所述硅锗材料是单晶体。6.如权利要求1所述的方法，其中所述硅锗的硅/锗比是10％至20％。7.如权利要求1所述的方法，其中所述有选择地去除包括利用氟化氢类的湿刻蚀。8.如权利要求1所述的方法，其中所述硬掩模厚度为约200埃至约400埃。9.如权利要求1所述的方法，其中使用外延反应器进行所述沉积。10.如权利要求1所述的方法，其中所述压缩模式提高了所述第一沟道区中空穴的迁移率。11.如权利要求1所述的方法，其中所述二氧化硅是富含硅的氧化物或富含硅的氧氮化物。12.如权利要求1所述的方法，其中所述隔离物电介...

【专利技术属性】
技术研发人员：宁先捷，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]