本发明专利技术提供了一种利用应变硅技术形成ＣＭＯＳ集成电路的方法。该方法在第一栅极结构和第二栅极结构上以及在第一阱区中的第一源极／漏极区和第二阱区中的第二源极／漏极区上形成衬里层。在优选的实施方式中，该部分图案化隔离物电介质层，以在具有第一边缘的第一栅极结构上形成第一侧壁隔离结构，并在具有第二边缘的第二栅极结构上形成第二侧壁隔离结构，同时利用部分衬里层作为终止层。根据优选的实施方式，该方法在至少图案化隔离物电介质层期间，保持第一源极／漏极区和第二源极／漏极区上覆的衬里层。该方法还利用硬掩模层和第一侧壁隔离物作为保护层，刻蚀邻近第一栅极结构的第一源极区和第一漏极区。该方法将硅锗填充材料沉积到第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区，同时由形成在第一源极区和第一漏极区中的至少硅锗材料使在第一源极区和第一漏极区之间的第一沟道区以压缩模式产生应变。
【技术实现步骤摘要】
本专利技术涉及集成电路以及用于半导体器件制造的集成电路加工方法。更具体地，本专利技术提供了一种使用应变硅结构集成PMOS和NMOS器件用于高级CMOS集成电路器件的方法和结构。但是应该认识到，本专利技术具有更广泛的应用范围。
技术介绍
集成电路已经从单个硅芯片上制备的少数互连器件发展到数以百万计的器件。传统集成电路提供的性能和复杂度远远超出人们最初的想象。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数量)方面获得改进，最小器件的特征尺寸，也称为器件“几何图形”，伴随每一代集成电路的发展而变得更小。日益增加的电路密度不仅提高了集成电路的复杂度和性能，还降低了消费者的成本。集成电路或者芯片制造设备可能要耗费数亿甚至数十亿美元。每一制造设备具有一定的晶圆产量，每个晶圆上具有一定数量的集成电路。因此，通过将集成电路的单个器件制造得更小，可以在每个晶圆上制备更多器件，从而增加了制造设备的产出。由于集成制造中所用的每道工艺都有极限，所以将器件制备得更小很具挑战性。也就是说，给定的工艺通常只能向下达到某个特征尺寸，之后要么需要改变工艺要么需要改变器件的布图设计。此外，随着器件需要越来越快的设计，某些现有工艺和材料存在工艺限制。这种工艺的示例是制造MOS器件。这种器件现在变得越来越小，并且开关速度越来越快。尽管已经有了显著的改进，但这种器件设计仍存在很多限制。仅仅作为示例，这些器件设计必须变得越来越小，但仍能提供用于开关的清楚信号，而这随着器件变小变得愈发困难。此外，这些器件经常难于制造，并且一般需要复杂的制造工艺和结构。在说明书尤其下文中将更详细地描述这些以及其它限制。从上文中可以看出，期望一种用于加工半导体器件的改进技术。
技术实现思路
根据本专利技术，提供了用于制造半导体器件的集成电路加工技术。更具体地，本专利技术提供了一种使用应变硅结构集成PMOS和NMOS器件用于高级CMOS集成电路器件的方法和结构的。但是应该认识到，本专利技术具有更广泛的应用范围。作为进一步的背景信息，集成电路工艺包括栅极图案化，它通常使用多晶硅作为栅极导体。多晶硅膜经常沉积在衬底上，该衬底是已经过各种工艺，如注入、栅极氧化物形成等的单晶硅。然后，用电介质材料，例如氧化硅和/或氧氮化硅遮盖多晶硅。然后将该电介质膜光刻图案化和刻蚀，以形成栅极导体图案。然后，图案化的电介质材料用作“硬掩模”，以利用等离子刻蚀将图案转印到多晶硅上。接着在等离子回蚀(etch back)之后，通过化学气相沉积(“CVD”)SiO2和/或SiNx形成电介质隔离物。随着临界尺寸变得更小，在CMOS技术中已应用在凹的源极和漏极区中外延生长硅锗(“SiGe”)，以提高PMOS晶体管的迁移率。具有拉伸应变的SiNx等离子增强化学气相沉积(“PECVD”)膜被用作接触刻蚀终止层，以提高NMOS晶体管的迁移率。虽然已存在各种改进，但我们已发现一种方法和结构，其中仅使用一层附加的掩模而在这些高级集成电路器件中为PMOS器件结合SiGe，为NMOS器件结合拉伸PECVD SiN。在说明书尤其下文中可以发现我们方法和结构的进一步细节。在一个具体实施例方式中，本专利技术提供了一种形成半导体集成电路器件，例如CMOS的方法。该方法包括提供具有第一阱区(例如N型阱)和第二阱区(例如P型阱)的半导体衬底(例如硅、绝缘体上硅、外延硅)。该方法包括在具有第一阱区和第二阱区的半导体衬底上形成电介质层(如二氧化硅、氮化硅、氮氧化硅)。该方法在电介质层上形成多晶硅栅极层(例如掺杂多晶硅、原位掺杂多晶硅、无定形硅，其已结晶)。在一个优选的实施方式中，该多晶硅栅极层上覆在半导体衬底内第一阱区中的第一沟道区上和第二阱区中的第二沟道区上。该方法在多晶硅栅极层上形成硬掩模(如电介质层)。在一个具体的实施方式中，该方法图案化多晶硅栅极层，包括硬掩模层，以形成在第一阱区中具有第一边缘的第一栅极结构和在第二阱区中具有第二边缘的第二栅极结构。在一个优选的实施方式中，该方法在第一栅极结构和第二栅极结构上以及在第一阱区中的第一源极/漏极区和第二阱区中的第二源极/漏极区上形成衬里层。该方法在衬里层上形成隔离物电介质层。在一个优选的实施方式中，该方法图案化隔离物电介质层，以在具有第一边缘的第一栅极结构上形成第一侧壁隔离结构并在具有第二边缘的第二栅极结构上形成第二侧壁隔离结构，同时利用部分衬里层作为终止层。根据一个优选的实施方式，该方法在至少图案化隔离物电介质层期间，保持第一源极/漏极区和第二源极/漏极区上覆的衬里层。该方法利用掩模层保护具有第二栅极结构的第二阱区。该方法利用硬掩模层和第一侧壁隔离物作为保护层，刻蚀邻近第一栅极结构的第一源极区和第一漏极区。该方法将硅锗填充材料沉积到第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区，同时由形成在第一源极区和第一漏极区中的至少硅锗材料来使在第一源极区和第一漏极区之间的第一沟道区以压缩模式产生应变。在一个具体实施例方式中，本专利技术提供了一种形成半导体集成电路器件，例如CMOS的方法。该方法包括提供具有第一阱区(例如N型阱)和第二阱区(例如P型阱)的半导体衬底(例如硅、绝缘体上硅、外延硅)。该方法包括在具有第一阱区和第二阱区的半导体衬底上形成电介质层(如二氧化硅、氮化硅、氮氧化硅)。该方法在电介质层上形成多晶硅栅极层(例如掺杂多晶硅、原位掺杂多晶硅、无定形硅，其已结晶)。在一个优选的实施方式中，该多晶硅栅极层上覆在半导体衬底内第一阱区中的第一沟道区上和第二阱区中的第二沟道区上。该方法在多晶硅栅极层上形成硬掩模(如电介质层)。该方法图案化多晶硅栅极层，包括硬掩模层，以形成在第一阱区中具有第一边缘的第一栅极结构和在第二阱区中具有第二边缘的第二栅极结构。在一个优选的实施方式中，该方法在第一栅极结构和第二栅极结构上以及在第一阱区中的第一源极/漏极区和第二阱区中的第二源极/漏极区上形成衬里层。在一个优选的实施方式中，该衬里层包括TEOS材料。该方法在衬里层上形成隔离物电介质层。该方法包括图案化隔离物电介质层，以在具有第一边缘的第一栅极结构上形成第一侧壁隔离结构并在具有第二边缘的第二栅极结构上形成第二侧壁隔离结构，同时利用部分衬里层作为终止层。该方法在至少图案化隔离物电介质层期间，保持第一源极/漏极区和第二源极/漏极区上覆的衬里层。该方法利用上覆在第二阱区上的掩模层保护具有第二栅极结构的第二阱区。该方法利用硬掩模层和第一侧壁隔离物作为保护层，刻蚀邻近第一栅极结构的第一源极区和第一漏极区。该方法剥离第二阱区上覆的掩模层，同时暴露第二阱区上覆的部分衬里层。该方法包括如下步骤将硅锗填充材料有选择地沉积到第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区，同时利用第二阱区上覆的该部分衬里层作为掩模材料。在一个优选的实施方式中，由形成在第一源极区和第一漏极区中的至少硅锗材料来使在第一源极区和第一漏极区之间的沟道区以压缩模式产生应变。根据该实施方式，可以存在下面特征中的一个或者多个。1.在一个具体实施方式中，本方法和结构包括终止于衬里层(例如原硅酸四乙酯，一般称为“TEOS”)的隔离物刻蚀工艺。该隔离物可以由各种材料，包括二氧化硅/氮化硅、二氧化硅/氮化硅/二氧化硅、本文档来自技高网...
【技术保护点】
一种形成半导体集成电路器件的方法，包括：提供具有第一阱区和第二阱区的半导体衬底； 在所述具有第一阱区和第二阱区的半导体衬底上形成电介质层；在所述电介质层上形成多晶硅栅极层，所述多晶硅栅极层上覆在所述半导体衬底中第一阱区中的第一沟道区上和第二阱区中的第二沟道区上；在所述多晶硅栅极层上形成硬掩模；图案化所述多晶硅栅极层，包括所述硬掩模层，以形成在第一阱区中具有第一边缘的第一栅极结构和在第二阱区中具有第二边缘的第二栅极结构；在所述第一栅极结构和第二栅极结构上以及在所述第一阱区中的第一源极／漏极区和所述第二阱区中的第二源极／漏极区上形成衬里层；在所述衬里层上形成隔离物电介质层；图案化所述隔离物电介质层，以在所述具有第一边缘的第一栅极结构上形成第一侧壁隔离结构，并在所述具有第二边缘的第二栅极结构上形成第二侧壁隔离结构，同时利用所述衬里层的部分作为终止层；在至少图案化所述隔离物电介质层期间，保持所述第一源极／漏极区和第二源极／漏极区上覆的所述衬里层；使用掩模层保护所述具有第二栅极结构的第二阱区；利用所述硬掩模层和所述第一侧壁隔离物作为保护层，刻蚀邻近所述第一栅极结构的第一源极区和第一漏极区；将硅锗填充材料沉积到所述第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区，同时由形成在所述第一源极区和第一漏极区中的至少硅锗材料使在所述第一源极区和第一漏极区之间的第一沟道区以压缩模式产生应变。...
【技术特征摘要】
1.一种形成半导体集成电路器件的方法，包括提供具有第一阱区和第二阱区的半导体衬底；在所述具有第一阱区和第二阱区的半导体衬底上形成电介质层；在所述电介质层上形成多晶硅栅极层，所述多晶硅栅极层上覆在所述半导体衬底中第一阱区中的第一沟道区上和第二阱区中的第二沟道区上；在所述多晶硅栅极层上形成硬掩模；图案化所述多晶硅栅极层，包括所述硬掩模层，以形成在第一阱区中具有第一边缘的第一栅极结构和在第二阱区中具有第二边缘的第二栅极结构；在所述第一栅极结构和第二栅极结构上以及在所述第一阱区中的第一源极/漏极区和所述第二阱区中的第二源极/漏极区上形成衬里层；在所述衬里层上形成隔离物电介质层；图案化所述隔离物电介质层，以在所述具有第一边缘的第一栅极结构上形成第一侧壁隔离结构，并在所述具有第二边缘的第二栅极结构上形成第二侧壁隔离结构，同时利用所述衬里层的部分作为终止层；在至少图案化所述隔离物电介质层期间，保持所述第一源极/漏极区和第二源极/漏极区上覆的所述衬里层；使用掩模层保护所述具有第二栅极结构的第二阱区；利用所述硬掩模层和所述第一侧壁隔离物作为保护层，刻蚀邻近所述第一栅极结构的第一源极区和第一漏极区；将硅锗填充材料沉积到所述第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区，同时由形成在所述第一源极区和第一漏极区中的至少硅锗材料使在所述第一源极区和第一漏极区之间的第一沟道区以压缩模式产生应变。2.如权利要求1所述的方法，其中所述电介质层小于300埃。3.如权利要求1所述的方法，其中在沉积硅锗材料期间，所述衬里层的部分掩盖了所述第二阱区的部分。4.如权利要求1所述的方法，其中所述半导体衬底是基本的硅材料。5.如权利要求1所述的方法，其中所述硅锗材料是单晶体。6.如权利要求1所述的方法，其中所述硅锗的硅/锗比是10％至20％。7.如权利要求1所述的方法，还包括除去所述硬掩模和所述衬里层的任何残留部分，并有选择地在所述第一栅极结构、第二栅极结构、第一源极/漏极区和第二源极/漏极区上形成金属硅化物区。8.如权利要求1所述的方法，其中所述硬掩模厚度为约200埃至约400埃。9.如权利要求1所述的方法，其中使用外延反应器进行所述沉积。10.如权利要求1所述的方法，其中所述压缩模式提高了所述第一沟道区中空穴的迁移率。11.如权利要求1所述的方法，其中所述衬里层包...
【专利技术属性】
技术研发人员：宁先捷，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]
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