结合互补金属氧化物半导体集成电路的ＮＭＯＳ和ＰＭＯＳ晶体管使用不同的栅介质制造技术

可以利用具有不同栅介质的ＮＭＯＳ和ＰＭＯＳ晶体管来形成互补金属氧化物半导体集成电路。可以例如通过置换过程形成不同的栅介质。作为多个示例，栅介质可以在材料、厚度或形成技术上不同。

【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
本专利技术一般涉及半导体技术、半导体加工和互补金属氧化物半导体集成电路的形成。互补金属氧化物半导体集成电路包括NMOS晶体管和PMOS晶体管。一般来说，这些晶体管可以通过形成栅极绝缘层，然后在该介质上方形成NMOS和PMOS栅结构来形成。该栅电极结构可以由多晶硅、硅化物或金属构成。还可以在栅介质上方形成如多晶硅栅电极的伪栅电极(dummygate electrode)。然后可以移除伪栅电极并以金属栅电极替代它。在此类过程中，可以将不同金属栅电极用于NMOS和PMOS晶体管，但是利用共同的介质。因此，需要一种互补金属氧化物半导体制造技术。附图说明图1是在制造的较早阶段本专利技术一个实施例的局部放大截面图；图2是根据本专利技术一个实施例在制造的后续阶段图1所示的实施例的局部放大截面图；图3是根据本专利技术一个实施例在制造的后续阶段图2所示的实施例的局部放大截面图；图4是根据本专利技术一个实施例在制造的后续阶段图3所示的实施例的局部放大截面图；图5是根据本专利技术一个实施例在制造的后续阶段图4所示的实施例的局部放大截面图； 图6是根据本专利技术一个实施例在制造的后续阶段图5所示的实施例的局部放大截面图；以及图7是根据本专利技术一个实施例在制造的后续阶段图6所示的实施例的局部放大截面图。具体实施例方式可以利用具有不同栅介质的NMOS和PMOS晶体管来制造互补金属氧化物半导体(CMOS)集成电路。作为几个示例，这些介质可以在所使用的材料、它们的厚度或形成这些栅介质所使用的技术等方面不同。因此，可以针对特定类型晶体管(无论是NMOS还是PMOS晶体管)专栅设计栅介质，视具体情况而定。参考图1，根据本专利技术的一个实施例，初始半导体结构10包括半导体衬底12，半导体衬底12其上形成有绝缘体14和填充以伪栅材料16和18的沟槽。在一个实施例中，伪栅材料16和18可以是例如掺杂多晶硅。参考图2，移除了伪栅材料16。移除伪栅材料16可以通过加掩模法、蚀刻或其他方法来实现。在蚀刻过程中，可以相对于材料18选择性地蚀刻材料16。因此，在一个实施例中，材料16和18可以是不同的材料，以便可以相对于其中一种选择性地蚀刻另一种。如果利用择优侵蚀材料16的蚀刻剂(例如液体蚀刻剂)，则可以选择性地蚀刻材料16同时保留材料18。例如，根据本专利技术的一个实施例，材料16可以是N型掺杂多晶硅而材料18是P型掺杂多晶硅。可以利用例如氢氧化四钾铵(TMAH)或NH4OH的蚀刻剂结合声波处理，选择性地蚀刻材料16或18的其中之一，同时不明显地蚀刻另一种材料。根据蚀刻材料16或18所用的液体蚀刻剂的选择，可以蚀刻伪栅材料16和18的其中之一同时基本不蚀刻另一种材料。然后可以移除另一种或余下的栅材料16或18。参考图3，根据本专利技术的一个实施例，介质22可以形成在衬底12上通过移除栅材料16构成的开口20中。在一个实施例中，介质22可以选择为具有优化要在区域20中形成的NMOS或PMOS晶体管的性能的特征。例如，可以针对其特定应用设计栅介质22的材料、厚度或形成技术。例如，NMOS晶体管可以使用较大导带偏移的材料、如二氧化硅，而PMOS晶体管可以使用具有较高介电常数的材料、例如二氧化铪，它对于空穴也具有良好的带偏移(band offset)。在一个实施例中，较高的介电常数可以大于10。作为另一个实例，在一些情况中对于NMOS晶体管采用的材料可以比PMOS晶体管所采用的材料厚。例如，二氧化铪泄漏电子比空穴多，所以可以在NMOS晶体管上采用较厚的二氧化铪层，而可以在PMOS晶体管上采用较薄的二氧化铪层。例如，在一个实施例中，二氧化铪栅介质对于NMOS晶体管可以是30埃，而对于PMOS晶体管的栅介质可以是15埃。作为又一个实例，对于这两种栅介质，淀积技术也可以是不同的。例如，可以使用扩散技术来淀积用于NMOS晶体管的材料(例如二氧化硅)，而可以采用原子层淀积、溅镀或有机金属化学气相淀积(MOCVD)来淀积高介电常数的材料(如二氧化铪)。一种栅介质可以是高k材料(具有大于10的介电常数)，而另一种栅介质可以是低k材料(具有小于10的介电常数)。或者，两个介质可以都是高k的或都是低k的介质。然后可以将适合的栅电极材料24淀积在移除材料16构成的开口20中的栅介质22上。参考图4，可以将栅电极材料24淀积在栅介质22上。材料24可以是任何导电材料，包括掺杂多晶硅或金属。可以使用任何适合的技术来淀积该材料。参考图5，可以选择性地移除栅材料18。还可以在使用选择性蚀刻、掩模或任何其他方法移除材料18的同时保留材料24来实现选择性地移除。然后如图6所示，可以在移除材料18构成的开口26中形成栅介质28。还可以针对其特定应用优化栅介质28的特征，无论是针对PMOS晶体管还是NMOS晶体管。例如，可以选择它的厚度、形成技术或所采用的材料以便优化最终晶体管的性能。在本专利技术的一些实施例中，可能希望确保材料18相对于材料24是可选择性蚀刻的。例如，选择性蚀刻可基于如下事实，材料18和24属于不同材料类型。参考图7，然后可以在栅介质28上的开口26中形成适合的栅电极材料30。在一些实施例中，栅材料24和30可以是掺杂多晶硅，可以包括硅化物或可以是金属。在一些实施例中，单个栅介质材料可能不会为NMOS和PMOS都提供最高的性能。这可能是因为例如不良的导电或价键的能带差、与栅电极材料不相容、与栅电极加工或厚度要求不相容所致。在一些实施例中，可以通过为每种结构选择较好的候选介质膜并以最优厚度淀积最佳膜，可以构造较高性能的互补金属氧化物半导体装置。在一些实施例中，通过为每个电极堆(stack)使用最优厚度的较好栅介质材料，可以构造较高性能的结构，该结构可以呈现较高的移动性、较高的饱和电流或较好的阈值电压。虽然本专利技术是针对有限数量的实施例来描述的，但是本领域技术人员将认识到源于此的多种修改和变化。所附权利要求是要涵盖落在本专利技术的真实精神和范围内的所有此类修改和变化。本文档来自技高网...

【技术保护点】
一种方法，包括：利用具有不同栅介质的ＮＭＯＳ和ＰＭＯＳ晶体管来形成互补金属氧化物半导体集成电路。

【技术特征摘要】
【国外来华专利技术】US 2004-6-30 10/881,0551.一种方法，包括利用具有不同栅介质的NMOS和PMOS晶体管来形成互补金属氧化物半导体集成电路。2.如权利要求1所述的方法，其特征在于，形成具有不同栅介质的晶体管包括形成具有不同栅介质厚度的晶体管。3.如权利要求1所述的方法，其特征在于，形成具有不同栅介质的晶体管包括形成具有不同栅介质材料的晶体管。4.如权利要求1所述的方法，其特征在于，形成具有不同栅介质的晶体管包括形成具有采用不同技术淀积的栅介质的晶体管。5.如权利要求1所述的方法，包括通过移除材料形成沟槽，并在所述沟槽中淀积所述栅介质。6.如权利要求5所述的方法，包括形成填充以不同材料的沟槽，并选择性地蚀刻一种材料来形成沟槽以容纳栅介质。7.如权利要求5所述的方法，包括形成用于NMOS和PMOS晶体管的其中之一的沟槽，同时掩蔽结构以形成NMOS和PMOS晶体管的其中另一个。8.如权利要求1所述的方法，包括利用金属栅形成NMOS和PMOS晶体管。9.如权利要求1所述的方法，包括对于所述NMOS栅介质使用具有较大导带偏移的材料。10.如权利要求1所述的方法，包括使用具有较高介电常数的材料作为PMOS晶体管的栅介质。11.如权利要求1所述的方法，包括对于所述NMOS晶体管使用比用于所述PMOS晶体管的介质厚的介质。12.如权利要求11所述的方法，包括使用具有介电常数大于10的材料作为所述NMOS和PMOS晶体管的介质。13.如权利要求1所述的方法，包括对于所述NMOS晶体管的所述栅介质使用二氧化硅，对于所述PMOS晶体管使用具有介电常数大于二氧化硅的介电常数的材料。14.如权利要求13所述的方法，包括使用扩散来淀积用于所述NMOS晶体管的所述介质。15.如权利要求13所述的方法，包括使用原子层淀积、金属有机化学气相淀积或溅镀淀积的其中之一形成所述PMOS晶体管的介质。16.一种集成电路，包括衬底；在所述衬底上形成的NMOS和PMOS晶体管，所述晶体管形成互补金属氧化物半导体结构，所述晶体管具有不同的栅介质。17.如权利要求1...

【专利技术属性】
技术研发人员：M梅茨，S达塔，J卡瓦利罗斯，M多茨，J布拉斯克，R乔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]