半导体器件及其制造方法技术

本发明专利技术的课题在于推进ＱＦＮ（四方扁平无引线封装）的多管脚化。半导体芯片２在被安装在管芯底座部４上的状态下被配置在密封体３的中央部。在管芯底座部４的周围，以由与管芯底座部４和悬吊引线５ｂ相同的金属构成的多条引线５包围管芯底座部４的方式进行了配置。这些引线５的一个端部一侧５ａ经Ａｕ焊丝６与半导体芯片２的主面的键合焊盘导电性地连接，另一个端部一侧５ｃ以密封体３的侧面为终端。为了缩短每一条引线５与半导体芯片２的距离，一个端部一侧５ａ分布在管芯底座部４的附近，一个端部一侧５ａ的与邻接的引线５的间距比另一个端部一侧５ｃ的与邻接的引线５的间距小。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件及其制造技术，特别是涉及应用于树脂密封型半导体器件的多管脚化是有效的技术。
技术介绍
作为利用由模塑树脂构成的密封体来密封安装在引线框上的半导体芯片的树脂封装的一种，有QFN(四方扁平无引线封装)。QFN的结构如下使经焊丝与半导体芯片导电性连接的多条引线的各自的一个端部从密封体外周部的背面(下表面)露出而构成端子，将焊丝连接到与上述端子的露出面相反一侧的面、即密封体的内部的端子面上来导电性连接上述端子与半导体芯片。而且，通过将这些端子焊接到布线基板的电极(布线轨迹)上进行安装。该结构与引线从封装体(密封体)的侧面在横方向上延伸来构成端子的QFP(四方扁平封装)相比，具有可减小安装面积的优点。关于上述QFN，在例如特开2001-189410号公报及专利第3072291号等中有记载。但是，如果伴随在半导体芯片上形成的LSI的高功能化、高性能化而打算增加端子数(多管脚化)，则在这样的QFN中产生下述的问题。即，如上所述，由于在QFN中将焊丝连接到与在密封体的背面上露出的端子面相反一侧的面上，故端子间距与引线的焊丝连接部位的间距是相同的。此外，因为必须用来确保安装时的可靠性的规定的面积，故端子面积不能太小。
技术实现思路
因而，在不改变封装体尺寸而谋求多管脚化的情况下，由于端子数不能增加很多，故不能实现大幅度的多管脚化。另一方面，如果打算增加封装体尺寸来谋求多管脚化，则由于半导体芯片与焊丝连接部位的距离变长，焊丝的长度变长，故在丝焊工序或树脂模塑工序中发生相邻的焊丝相互间短路的问题，制造成品率下降。再者，在为了降低成本而缩小半导体芯片的情况下，也发生半导体芯片与焊丝连接部位的距离变长、不能进行焊丝的连接这样的问题。本专利技术的目的在于提供能实现QFN的多管脚化的技术。本专利技术的另一目的在于提供能得到与芯片缩小对应的QFN的技术。从本说明书的记述和附图可明白本专利技术的上述和其它的目的和新的特征。如果简单地说明本申请中公开的专利技术中的代表性内容，则如下所述。本专利技术的半导体器件具有半导体芯片；安装了上述半导体芯片的管芯底座部；配置在上述半导体芯片的周围的多条引线；导电性地连接上述半导体芯片与上述引线的多条焊丝；以及密封上述半导体芯片、上述管芯底座部、上述多条引线和上述多条焊丝的密封体，这样来形成上述多条引线，使得接近于上述半导体芯片的一个端部一侧的间距比位于与上述一个端部一侧相反一侧的另一个端部一侧的间距小，在上述多条引线上分别有选择地设置了从上述密封体的背面突出到外部的端子。本专利技术的半导体器件的制造方法包含以下的工序(a)准备引线框的工序，其中，在该引线框上重复地形成包含上述管芯底座部和上述多条引线的图形，在上述多条引线的各自的一个面上形成了相对于上述一个面在垂直的方向上突出的端子；(b)在上述引线框上形成的上述多个管芯底座部上分别安装半导体芯片、利用焊丝对上述半导体芯片与上述引线的一部分进行连线的工序；(c)准备具有上模和下模的金属模、在用树脂片覆盖了上述下模的表面后在上述树脂片上放置上述引线框、使在上述引线的一个面上形成的上述端子与上述树脂片接触的工序；(d)用上述上模和上述下模夹住上述树脂片和上述引线框、使上述端子的前端部分进入上述树脂片内的工序；(e)通过在上述上模与上述下模的间隙中注入树脂、在密封上述半导体芯片、上述管芯底座部、上述引线和上述焊丝的同时、形成了上述端子的前端部分突出到外侧的多个密封体、之后从上述金属模取出上述引线框的工序；以及(f)通过切割上述引线框、使上述多个密封体成为各个小片的工序。如果简单地说明由本申请中公开的专利技术中的代表性的内容得到的效果，则如下所述。通过将在半导体芯片的周围配置的多条引线的各自的一个端部一侧分布在管芯底座部的附近，由于可缩短对引线与键合焊盘进行连线的焊丝的长度，故即使在伴随多管脚化的引线的间距、即焊丝的间隔变窄的情况下，也可抑制在制造工序的过程中焊丝相互间发生短路的缺陷情况的发生，可推进QFN的多管脚化。附图说明图1是示出作为本专利技术的一实施例的半导体器件的外观(表面一侧)的平面图。图2是示出作为本专利技术的一实施例的半导体器件的外观(背面一侧)的平面图。图3是示出作为本专利技术的一实施例的半导体器件的内部结构(表面一侧)的平面图。图4是示出作为本专利技术的一实施例的半导体器件的内部结构(背面一侧)的平面图。图5是作为本专利技术的一实施例的剖面图。图6是作为本专利技术的一实施例的半导体器件的制造中使用的引线框的整体平面图。图7是示出图6中示出的引线框的制造方法的主要部分的剖面图。图8是示出作为本专利技术的一实施例的半导体器件的制造方法的引线框的主要部分的平面图。图9是示出作为本专利技术的一实施例的半导体器件的制造方法的引线框的主要部分的剖面图。图10是示出作为本专利技术的一实施例的半导体器件的制造方法的引线框的主要部分的平面图。图11是示出作为本专利技术的一实施例的半导体器件的制造方法的引线框的主要部分的剖面图。图12是示出作为本专利技术的一实施例的半导体器件的制造方法的引线框和金属模的主要部分的剖面图。图13是示出作为本专利技术的一实施例的半导体器件的制造方法的引线框和金属模的主要部分的剖面图。图14是示出作为本专利技术的一实施例的半导体器件的制造方法的引线框的主要部分的平面图。图15是示出作为本专利技术的一实施例的半导体器件的制造方法的引线框和金属模的主要部分的剖面图。图16是示出作为本专利技术的一实施例的半导体器件的制造中使用的金属模的上模与引线框接触的部分的平面图。图17是示意性地示出作为本专利技术的一实施例的半导体器件的制造中使用的金属模的浇口的位置和在腔中注入的树脂的流动方向的平面图。图18是示出作为本专利技术的一实施例的半导体器件的制造方法的引线框的整体平面图(表面一侧)。图19是示出作为本专利技术的一实施例的半导体器件的制造方法的引线框的剖面图。图20是示出作为本专利技术的一实施例的半导体器件的制造方法的引线框的整体平面图(背面一侧)。图21是示出作为本专利技术的另一实施例的半导体器件的制造中使用的引线框的主要部分的平面图。图22是示出作为本专利技术的另一实施例的半导体器件的制造中使用的引线框的主要部分的剖面图。图23是示出作为本专利技术的另一实施例的半导体器件的制造中使用的引线框的制造方法的主要部分的剖面图。图24是示出使用了图21和图22中示出的引线框的半导体器件的制造方法的主要部分的剖面图。图25是示出作为本专利技术的另一实施例的半导体器件的制造方法的主要部分的剖面图。图26(a)～(e)是示出作为本专利技术的另一实施例的半导体器件的制造方法的主要部分的剖面图。图27(a)、(b)是示出作为本专利技术的另一实施例的半导体器件的制造方法的主要部分的剖面图。图28(a)、(b)是示出作为本专利技术的另一实施例的半导体器件的制造方法的主要部分的剖面图。图29是示出作为本专利技术的另一实施例的半导体器件的制造方法的主要部分的剖面图。图30是示出作为本专利技术的另一实施例的半导体器件的制造方法的主要部分的剖面图。图31是示出作为本专利技术的另一实施例的半导体器件的制造方法的主要部分的剖面图。图32是示出作为本专利技术的另一实施例的半导体器件的制造方法的主要部分的剖面图。图33是示出作为本专利技术的另一实施例的半导体器件的制造方法的主要部分的剖面图。本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，具有：主面形成有多个键合焊盘的半导体芯片；直径小于上述半导体芯片的直径、支撑上述半导体芯片的管芯底座部；与上述管芯底座部形成一体的多条悬吊引线；设置在上述多条悬吊引线之间、具有位于 上述半导体芯片的周围的一个端部、和位于比上述一个端部离上述管芯底座部的距离更远的位置的另一个端部的多条引线；分别与上述半导体芯片的多个键合焊盘和上述多条引线的各自的一个端部电连接的多条焊丝，以及密封上述半导体芯片、上述管芯底 座部、上述多条引线的一个端部、以及上述多条焊丝的密封体，其中在上述多条引线中，第一引线的一个端部与和上述第一引线相邻的第二引线的一个端部之间的间距小于上述第一引线的另一个端部与上述第二引线的另一个端部之间的间距。

【技术特征摘要】
JP 2001-12-14 381427/2001;JP 2002-10-4 291975/20021.一种半导体器件，其特征在于，具有主面形成有多个键合焊盘的半导体芯片；直径小于上述半导体芯片的直径、支撑上述半导体芯片的管芯底座部；与上述管芯底座部形成一体的多条悬吊引线；设置在上述多条悬吊引线之间、具有位于上述半导体芯片的周围的一个端部、和位于比上述一个端部离上述管芯底座部的距离更远的位置的另一个端部的多条引线；分别与上述半导体芯片的多个键合焊盘和上述多条引线的各自的一个端部电连接的多条焊丝，以及密封上述半导体芯片、上述管芯底座部、上述多条引线的一个端部、以及上述多条焊丝的密封体，其中在上述多条引线中，第一引线的一个端部与和上述第一引线相邻的第二引线的一个端部之间的间距小于上述第一引线的另一个端部与上述第二引线的另一个端部之间的间距。2.如权利要求1所述的半导体器件，其特征在于，上述多条引线的每一条形成有从位于上述半导体芯片的与主面相反的背面那一侧的上述密封体的安装面露出的端子部。3.如权利要求2所述的半导体器件，其特征在于，上述引线的上述端子部的宽度比上述引线的其他部分的宽度宽。4.如权利要求2所述的半导体器件，其特征在于，上述多条引线的每一条的上述端子部沿着形成四边形的上述密封体的各边交错地配置。5.如权利要求2所述的半导体器件，其特征在于，上述引线具有形成了上述端子部的第一部分和形成在上述第一部分和上述半导体芯片之间、宽度比上述第一部分细的第二部分。6.一种半导体器件的制造方法，其特征在于，具有以下工序准备主面形成有多个键合焊盘的半导体芯片；准备引线框，该引线框具有能够支撑上述半导体芯片的管芯底座部，与上述管芯底座部形成一体的多条悬吊引线，以及设置在上述多条悬吊引线之间、具有位于上述管芯底座部的周围的一个端部、位于比上述一个端部离上述管芯底座部的距离更远的位置的另一个端部、以及形成在上述一个端部与上述另一个端部之间的端子部的多条引线；准备夹具，该夹具具有在与上述引线框的端子部对应的位置上形成的槽；将上述半导体芯片安装在上述管芯底座部上；将上述引线框设置在上述夹具上，使上述引线框的端子部位于上述夹具的槽内，并通过多条焊丝分别将上述半导体芯片的多个键合焊盘与上述多条引线的每一条的一个端部电连接；以及通过密封上述半导体芯片、上述管芯底座部、上述多条引线的一个端部、以及上述多条焊丝来形成密封体。7.如权利要求6所述的半导体器件的制造方法，其特征在...

【专利技术属性】
技术研发人员：伊藤富士夫，铃木博通，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]