集成电路制造制造技术

一种用于在集成电路（１００）中界定图案的方法包括在衬底（１０８）的第一区域（１０２）上使用光刻法在第一光致抗蚀剂层中界定多个形体。所述方法进一步包括使用间距倍增在下部遮蔽层（１１６）中针对所述光致抗蚀剂层中的每一形体产生至少两个形体（１２０）。所述下部掩蔽层（１１６）中的所述形体包含环状末端（１２４）。所述方法进一步包括用第二光致抗蚀剂层（１２６）覆盖所述衬底（１０８）的包含所述下部掩蔽层（１１６）中所述环状末端（１２４）的第二区域（１０４）。所述方法进一步包括在在所述衬底（１０８）中穿过所述下部掩蔽层中的所述形体蚀刻沟槽图案而不蚀刻到所述第二区域（１０４）中。所述沟槽具有沟槽宽度。

【技术实现步骤摘要】
【国外来华专利技术】集成电路制造优先权申请案本申请案主张第60/666,031号美国临时专利申请案(2005年3月28日申请)的权 益。所述优先权申请案的整个揭示内容以引用的方式并入本文中。相关申请案的参考本申请案与第10/932,993号美国专利申请案(2004年9月1日申请，代理人案号 MICRON.293A， Micron案号2003-1435.00/US)、第10/934,778号美国专利申请案(2004 年9月2日申请，代理人案号MICRON.294A，Micron案号2003-1446.00/US)、第10/931,771 号美国专利申请案(2004年8月31日申请，代理人案号MICRON.295A， Micron案号 2004-0068.00/US)、第10/934,317号美国专利申请案(2004年9月2日申请，代理人案 号MICRON.296A， Micron案号2004-0114.00/US)、第11/215,982号美国专利申请案(与 本申请案同时申请，代理人案号MICRON.313A， Micron案号2004-1065.00/US)、第 60/662,323号美国临时专利申请案(2005年3月15日申请，代理人案号MICRON.316PR， Micron案号2004-1130.00/PR)和第11/134,982号美国专利申请案(2005年5月23日申 请，代理人案号MICRON.317A， Micron案号2004-0968.00/US)相关。所有这些相关申 请案的整个内容均以引用的方式并入本文中。
本专利技术大体上涉及集成电路制造，且更具体来说涉及遮蔽技术。技术背景随着现代电子元件中便携性、计算能力、存储器容量和能量效率的需求增加，集成 电路持续制造得越来越小。因此，例如电装置和互连线宽度的集成电路组成形体的尺寸 也持续减小。在例如动态随机存取存储器(DRAM)、快闪存储器、非易失性存储器、 静态随机存取存储器(SRAM)、铁电(FE)存储器、逻辑门阵列等等存储器电路或 装置中，形体尺寸减小的趋势是明显的。举例来说，DRAM通常包括数百万个称为存储器单元的相同的电路元件。在最一般形式中，存储器单元通常由两个电装置组成存储电容器和存取场效应晶体管。每一存 储器单元均为可存储一个二进制数字(位)数据的可定址位置。可通过晶体管将位写 入到单元，且可通过从参考电极侧感测存储电极上的电荷来读取位。通过减小组成电装 置和对其进行存取的传导线的尺寸，可减小并入有这些形体的存储器装置的尺寸。因此， 通过将较多存储器单元配合到存储器装置内可增加存储容量。作为另一实例，快闪存储器(例如，电可擦除可编程只读存储器或EEPROM)为 通常每次以区块而不是一个字节来擦除和再编程的一类存储器。典型的快闪存储器包括 包含大量存储器单元的存储器阵列。存储器单元包含能够保持电荷的浮动栅极场效应晶 体管。单元中的数据由浮动栅极中电荷的存在或不存在决定。单元通常分组为称为擦 除区块的区段。快闪存储器阵列的存储器单元通常布置成NOR结构(每一单元直 接耦合到位线)或NAND结构(单元耦合到单元串，使得每一单元间接耦合到位 线且需要启动串的其它单元进行存取)。可通过对浮动栅极充电而以随机基础电编程擦除 区块内的单元。电荷可通过区块擦除操作从浮动栅极移除，其中在单一操作中将擦除区块中的所有浮动栅极存储器单元擦除。图案的间距定义为两个相邻图案形体中相同点之间的距离。通常通过例如绝缘体或 导体的材料中的开口来界定这些形体，且通过所述材料来使这些形体彼此间隔。因此， 间距可理解为形体的宽度与使所述形体与相邻形体分离的间隔的宽度的和。
技术实现思路
在本专利技术的一个实施例中， 一种用于在集成电路中界定图案的方法包括在衬底的第 一区域上使用光刻法在第一光致抗蚀剂层中界定多个形体。使用间距倍增在下部遮蔽层 中针对所述光致抗蚀剂层中的每一形体产生至少两个形体。所述下部掩蔽层中的形体包 含环状末端。第二光致抗蚀剂层覆盖所述衬底的包含所述下部掩蔽层中的环状末端的第 二区域。在不蚀刻到所述第二区域中的情况下在所述衬底中穿过所述下部掩蔽层中的所 述形体蚀刻沟槽图案。所述沟槽具有沟槽宽度。在本专利技术的另一实施例中， 一种在阵列中制造多个导线的方法包括提供膜堆叠。所 述膜堆叠包含与多个导电插塞接触的衬底、上覆在所述导电插塞上的绝缘膜、上覆在所 述绝缘膜上的下部掩模层，以及形成于所述下部掩模层上的间隔件阵列。在所述下部掩 模层和所述间隔件阵列上沉积牺牲膜。在所述牺牲膜的一部分上形成第二掩模。所述第 二掩模界定所述间隔件阵列中的开口。可相对于所述第二掩模选择性地蚀刻所述下部掩 模层和所述牺牲层。蚀刻所述牺牲膜并暴露所述下部掩模层的一部分。所述方法进一步 包括蚀刻所述下部掩模层并暴露所述绝缘膜的一部分。在所述绝缘膜、下部掩模层和牺 牲膜中蚀刻多个沟槽以暴露所述导电插塞的至少一部分。执行毯覆式金属沉积。在镶嵌 工艺中形成在所述金属与绝缘膜之间交替的平坦表面。在本专利技术的另一实施例中， 一种用于集成电路中镶嵌形体的间距倍增的方法包括提 供衬底。执行第一遮蔽过程以在所述衬底上界定间隔件线的阵列。所述间隔件线由多个 间隙分离。执行第二遮蔽过程以闭锁所述间隔件线的一部分且在所述集成电路的逻辑区 域中界定多个互连件。在所述间隔件线之间的间隙中烛刻多个沟槽。沉积金属层以在间 隔件线之间的间隙中形成多个金属线。所述集成电路在镶嵌工艺中具备大体上平坦的表 面。在本专利技术的另一实施例中， 一种在衬底上形成集成电路组件的方法包括使用平版印 刷技术图案化第一抗蚀剂层并界定多个线。使用间距倍增技术在由所述多个线界定的区 域周围形成间隔件图案。所述间隔件包括具有环末端的伸长的环。在所述环末端上沉积 第二抗蚀剂层以界定所述衬底的闭锁区域。所述方法进一步包括在不蚀刻到所述闭锁区 域中的情况下，选择性地蚀刻穿过所述间隔件以在所述衬底中形成多个沟槽。附图说明在仅用于说明目的的附图中说明集成电路和的示范性实施例。附 图包括以下各图，其不一定按比例绘制。各图中相同标号表示相同部件。 图1A是上面形成有多个掩模线的衬底的横截面图。图1B是在将掩模图案转移到临时层内的各向异性蚀刻工艺之后图1A的衬底的横截 面图。图1C是在移除掩模线和进行各向同性收縮蚀刻之后图1B的衬底的横截面图。 图1D是在对保留在临时层中的心轴的间隔件材料进行毯覆式沉积之后图1C的衬底 的横截面图。图1E是在用于留下间距倍增形体或间隔件的定向间隔件蚀刻工艺之后图1D的衬底 的横截面图。图1F是在移除心轴之后图1E的衬底的横截面图。 图2是示范性部分形成的集成电路的示意顶视图。图3是在衬底中和衬底上形成多个间距倍增形体之后图2的部分形成的集成电路的示意横截面侧视图。图4是图3的部分形成的集成电路在其上形成有绝缘膜之后的示意横截面侧视图。 图5是图4的部分形成的集成电路在其上形成有硬掩模层之后的示意横截面侧视图。 图6A是图5的部分形成的集成电路在其上形成有多个间隔件之后的示意横截面侧视图。图6B是图6A的部分形成的集成电路的示意顶视图。图7是图6A的部分形成的集成电路在其上沉积有底部抗反射涂层(BARC)之后的示意横截面侧视图。图8A是图本文档来自技高网...

【技术保护点】
一种用于在集成电路中界定图案的方法，所述方法包括：在衬底的第一区域上使用光刻法在第一光致抗蚀剂层中界定多个形体；使用间距倍增在下部遮蔽层中针对所述光致抗蚀剂层中的每一形体产生至少两个形体，所述下部掩蔽层中的所述形体包含环状末 端；用第二光致抗蚀剂层覆盖所述衬底的包含所述下部掩蔽层中的所述环状末端的第二区域；以及在所述衬底中穿过所述下部掩蔽层中的所述形体蚀刻沟槽图案而不蚀刻到所述第二区域中，所述沟槽具有沟槽宽度。

【技术特征摘要】
【国外来华专利技术】US 2005-3-28 60/666,031;US 2005-8-31 11/216,4771.一种用于在集成电路中界定图案的方法，所述方法包括在衬底的第一区域上使用光刻法在第一光致抗蚀剂层中界定多个形体；使用间距倍增在下部遮蔽层中针对所述光致抗蚀剂层中的每一形体产生至少两个形体，所述下部掩蔽层中的所述形体包含环状末端；用第二光致抗蚀剂层覆盖所述衬底的包含所述下部掩蔽层中的所述环状末端的第二区域；以及在所述衬底中穿过所述下部掩蔽层中的所述形体蚀刻沟槽图案而不蚀刻到所述第二区域中，所述沟槽具有沟槽宽度。2. 根据权利要求1所述的方法，其中所述下部掩蔽层中的所述形体具有在约30mn与 约100nm之间的形体尺寸。3. 根据权利要求1所述的方法，其中所述下部掩蔽层中的所述形体具有在约32.5 nm 与约65nm之间的形体尺寸。4. 根据权利要求l所述的方法，其中所述衬底包含包括多个电组件的组件阵列，每一 所述电组件均具有大体上等于所述沟槽宽度的形体尺寸。5. 根据权利要求l所述的方法，其中所述集成电路为快闪存储器装置。6. 根据权利要求l所述的方法，其中在所述第一光致抗蚀剂层中界定所述形体包括用 具有选自由157nm、 193 nm、 248 nm或365 nm组成的群组中的波长的光执行光刻 法。7. 根据权利要求l所述的方法，其中所述第一和第二光致抗蚀剂层包恭相同的光致抗 蚀剂材料。8. 根据权利要求1所述的方法，其中使用间距倍增包括在所述第一光致抗蚀剂层中的所述形体上沉积间隔件材料；以及各向同性地蚀刻所述间隔件材料。9. 根据权利要求l所述的方法，其中所述衬底为绝缘体。10. 根据权利要求l所述的方法，其中在所述第二光致抗蚀剂层覆盖所述第二区域时进 行蚀刻。11. 根据权利要求l所述的方法，其进一步包括在所述衬底的第三区域中图案化所述第 二光致抗蚀剂层。12.根据权利要求11所述的方法，其中所述第一区域包含存储器装置的阵列区域，且所 述第三区域包含所述存储器装置的外围区域。13. 根据权利要求12所述的方法，其中所述第三区域在邻近于所述下部遮蔽层中所述 形体的所述第二光致抗蚀剂层中包含互连区，其中随后在所述互连区中沉积金属以 提供来自所述存储器装置的外围区域的电连接。14. 根据权利要求1所述的方法，其中于所述衬底的绝缘层中形成所述沟槽，且所述方 法进一步包括-用金属层填充所述沟槽；以及在镶嵌工艺中在所述金属层上形成向下到达所述绝缘层的平坦表面。15. —种在阵列中制造多个导线的方法，所述方法包括-提供膜堆叠，所述膜堆叠包含与多个导电插塞接触的衬底、上覆在所述导电插塞 上的绝缘膜、上覆在所述绝缘膜上的下部掩模层以及形成于所述下部掩模层上的间 隔件阵列；在所述下部掩模层和所述间隔件阵列上沉积牺牲膜；在所述牺牲膜的一部分上形成抗蚀剂掩模，所述抗蚀剂掩模界定所述间隔件阵列 上的开口，其中可相对于所述抗蚀剂掩模选择性地蚀刻所述下部掩模层和所述牺牲 膜；蚀刻所述牺牲膜并暴露所述下部掩模层的一部分；蚀刻所述下部掩模层并暴露所述绝缘膜的一部分；在所述绝缘膜的暴露部分中蚀刻多个沟槽以暴露所述导电插塞的至少一部分； 执行进入所述多个沟槽中的金属沉积；以及在镶嵌工艺中形成在所述金属与所述绝缘膜之间交替的平坦表面。16. 根据权利要求15所述的方法，其中所述沟槽形成过顶位线阵列。17. 根据权利要求15所述的方法，其进一步包括在蚀刻所述多个沟槽之前移除所述间 隔件阵列。18. 根据权利要求15所述的方法，其进一步包括在蚀刻所述多个沟槽之前移除所述间 隔件阵列、所述抗蚀剂掩模和所述牺牲膜。19. 根据权利要求15所述的方法，其中所述间隔件阵列具有多个环状末端，且其中所 述抗蚀剂掩模覆盖所述间隔件阵列的环状末端。20. 根据权利要求15所述的方法，其中所述阵列为存储器阵列。21. 根据权利要求15所述的方法，其中所述阵列为逻辑阵列。22. 根据权利要求15所述的方法，其中所述牺牲膜为绝缘膜。23. 根据权利要求15所述的方法，其中所述牺牲膜为底部抗反射涂层。24. 根据权利要求15所述的方法，其中所述间隔件选自由氧化硅、氮化硅、多晶硅和 碳组成的群组。25. 根据权利要求15所述的方法，其中使用原子层沉积工艺沉积所述间隔件。26. 根据权利要求15所述的方法，其中以小于约400°C的温度沉积所述间隔件。27. 根据权利要求15所述的方法，其中所述间隔件具有在约30nm与约100nm之间的　形体尺寸。28. 根据权利要求15所述的方法，其中所述间隔件具有在约32.5 mn与约65 nm之间的 形体尺寸。29. 根据权利要求15所述的方法，其中所述间隔件具有大体上等于所述导电插塞的形 体尺寸的形体尺寸。30. 根据权利要求15所述的方法，其中所述牺牲膜在所述间隔件阵列上形成大体上平 坦的表面。31. —种用于集成电路中的镶嵌形体的间距倍增方法，所述方法包括-提供衬底；执行第一遮蔽过程以在所述衬底上界定间隔件线阵列，所述间隔件线由多个间隙 分离；执行第二遮蔽过程，所述第二遮蔽过程闭锁所述间隔件线的一部分且在所述集成 电路的逻辑区域中界定多个互连件；在除所述闭锁部分中之外的所述间隔件线之间的所述间隙中蚀刻多个沟槽， 沉积金属层以在所述沟槽中形成多个金属线；以及 在所述金属层上提供平坦表面以隔离所述沟槽中的所述金属线。32. 根据权利要求31所述的方法，其中所述间隔件线具有多个环状末端，且其中所述 间隔件线的环状末端被闭锁。33. 根据权利要求31所述的方法，其中所述集成电路为快闪存储器装置。34. 根据权利要求31所述的方法，其进一步包括将所述互连件与所述集成电路的外围 区域连接。35. 根据权利要求31所述的方法，其中所述间隔件线和所述间隙具有大体上相同的宽 度。36. 根据权利要求31所述的方法，其中所述间隔件线包括氧化物材料。37. —种在衬底上形成集成电路组件的方法，所述方法包括使用平版印刷技术图案化第一抗蚀剂层并界定多个线；使用间距倍增技术在由所述多个线界定的区域周围形成间隔件图案，其中所述间隔件包括具有环末端的伸长环；在所述环末端上沉积第二抗蚀剂层以界定所述衬底的闭锁区域；以及 选择性地蚀刻穿过所述间隔件以在所述衬底中形成多个沟槽而不蚀刻到...

【专利技术属性】
技术研发人员：卢安C特兰，约翰李，刘增涛，埃里克弗里曼，拉塞尔尼尔森，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]