半导体器件的栅极制造方法技术

本发明专利技术公开了一种半导体器件栅极的制造方法，包括：在半导体衬底上形成介质层；在所述介质层上淀积含杂质多晶硅层；在所述多晶硅层表面形成掩膜层；刻蚀所述多晶硅层形成栅极图形；采用湿法腐蚀的方法削减所述栅极图形，形成具有精细线宽特征尺寸的栅极。本发明专利技术能够在不增加工艺复杂度的情况下进一步缩小栅极线宽特征尺寸。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种金属氧化物半导体晶体 管的栅极制造方法。技术背景随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、 更大的数据存储量以及更多的功能，集成电路晶片朝向更高的元件密度、高 集成度方向发展，半导体器件的栅极尺寸变得越来越细且长度变得较以往更短。多晶硅是制造栅极的优选材料，其具有特殊的耐热性以及较高的刻蚀成 图精确姓。栅极的制造方法首先需在半导体衬底上形成一层栅极氧化硅，然后在栅极氧化层上沉积多晶硅层，随后涂布具有流动性的防反射层(ARC) 和光刻胶，该层防反射层由于位于器件底部的多晶硅层表面，因此称为底部 防反射层(BARC)。图案化光刻胶层后刻蚀多晶硅层形成栅极。图1至图4为说明现有栅极制造方法的剖面示意图。如图1所示，在衬底100 上生长一层栅极氧化层110,在栅极氧化层110上沉积多晶硅层120,然后对多 晶硅层进行刻蚀以形成栅极。在这个过程中，首先需在多晶硅层表面形成 BARC层130，然后再涂布光刻胶以使显影后的图形更清晰。对光刻胶进行图 案化后，以光刻胶图形140为掩膜刻蚀多晶硅层形成栅极。在制造工艺进入65nm工艺节点之后，栅极的最小特征尺寸已经达到65nm 以下，甚至达到45nm。在此情况下，采用光刻胶修剪技术将光刻胶图形140的宽度削减到与栅极宽度相当的程度。而且为了刻蚀工艺的要求需要使光刻 胶图形140具有厚而窄的形貌特征，否则如果光刻胶图形140过薄，会在后续 刻蚀栅极的过程中过早地被消耗掉而使栅极的刻蚀失去了掩膜保护。然而， 高而窄的光刻胶图形140在长时间削减和刻蚀过程中易出现物理形貌倒塌的 现象，如图2所示。此外，为了避免倒塌现象而降低光刻胶图形140的厚度， 那么在后续刻蚀过程中，如前所述，由于光刻胶量不足，光刻胶很快被刻蚀 尽，进而对具有流动性且失去光刻胶保护的BARC层130造成不规则的削减刻 蚀，如图3所示。如果以外形轮廓不规则的BARC层作为掩膜继续刻蚀多晶硅 层120,则会导致栅极170形状轮廓不规则，如图4所示。申请号为200410093459的中国专利申请公开了 一种可以减小栅特征尺寸 的栅极制造方法，其通过两步削减刻蚀工艺缩小栅极线宽特征尺寸。第一步 是对光刻胶和抗反射层进行削减，再通过各向异性刻蚀形成自对准硬掩膜， 然后在光刻胶与有机抗反射层的保护下对硬掩膜进行各向同性的横向刻蚀， 完成第二步削减，形成宽度小于90纳米的硬掩膜。但是，虽然该方法解决了 光刻胶在长时间的削减工艺中损耗过大带来的一系列尺寸偏移、物理形貌倒 塌等工艺问题，但是这种两步削减的制造栅极的工艺方法需要形成由氮化硅 组成的硬掩膜，这无疑增加了工艺复杂程度。
技术实现思路
本专利技术提供了一种半导体器件栅极的制造方法，能够在不增加工艺复杂 度的情况下进一步缩小栅极线宽特征尺寸。为达到上述目的，本专利技术提供了一种半导体器件4册极的制造方法，包括在半导体衬底上形成介质层；在所述介质层上淀积含杂质多晶硅层；在所述多晶硅层表面形成掩膜层；刻蚀所述多晶硅层形成栅极图形；削减所述栅极图形形成具有精细线宽特征尺寸的栅极。所述多晶硅层的厚度为800~2000A。所述多晶硅层中包含的杂质为磷离 子。所述磷离子的浓度为1 x 102G 1 x 1021/cm3。采用湿法腐蚀的方法削减所述 栅极图形。所述湿法腐蚀的溶液为磷酸。所述磷酸的百分比浓度为85%。所 述磷酸溶液的温度为140°C 180°C,所述湿法腐蚀的时间为10~300秒。所述 掩膜层至少包括一光致抗蚀剂层，或包括至少一光致抗蚀剂层和一抗反射层 的叠层结构。所述方法还包括等离子灰化去除所述掩膜层的步骤。 与现有技术相比，本专利技术具有以下优点本专利技术的栅极制造方法在多晶硅层淀积的过程中预掺杂杂质磷并使其在 多晶硅中的分布均匀，利用磷酸对掺杂磷的多晶硅具有一定腐蚀性的特点， 在刻蚀多晶硅层形成栅极之后利用磷酸对其进行湿法腐蚀，使栅极两側被腐 蚀而被减薄，从而得到线宽特征尺寸更小的栅极图形。本专利技术的栅极制造方法能够在不增加工艺复杂程度的情况下，进一步缩 小栅极线宽。本专利技术的方法无需须对光刻胶进行过度修剪，通过磷酸腐蚀便 可得到更小的线宽，避免了光刻胶修剪带来的光刻胶倒塌等一 系列工艺问题，特别适用于65nm以下工艺节点的栅极的制造。 附图说明通过附图中对本专利技术优选实施例的更具体说明，将使本专利技术的上述及其 它目的、特征和优点更加清晰。在附图中，并未刻意按比例绘制附图，重点 在于示出本专利技术的主旨。在全部附图中相同的附图标记表示相同的部分。为 清楚明了起见，放大了层和区域的厚度，不应以此作为对本专利技术的限定。此 外，在实际的制造工艺中应包含长度、宽度及深度的三维空间尺寸。 图1至图4为说明现有栅极制造方法的器件剖面示意图； 图5为多晶硅中磷离子掺杂浓度与磷酸蚀刻速率的关系曲线图； 图6为多晶硅中磷离子掺杂浓度与掺杂深度的关系曲线图 图7为本专利技术方法在衬底表面淀积多晶硅层的剖面示意图 图8和图9为多晶硅层表面形成掩膜层的器件剖面示意图 图10为刻蚀多晶硅层形成栅极图形的器件剖面示意图； 图11为利用磷酸蚀刻栅极形成更小线宽栅极的器件剖面示意图； 图12为本专利技术半导体器件栅极制造方法的流程图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图 对本专利技术的具体实施方式做详细的说明。明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不 违背本专利技术内涵的情况下做类似推广。因此本专利技术不受下面公开的具体实施 的限制。本专利技术提供的半导体器件栅极的制造方法特别适用于特征尺寸在65nm 及以下的半导体器件栅极的制造。所述半导体器件不仅是MOS晶体管，还可 以是CMOS (互补金属氧化物半导体器件)中的PMOS晶体管和NMOS晶体 半导体器件的制造工艺进入65nm工艺节点之后，CMOS器件内部的 NMOS和PMOS的电学性能一致性以及器件之间的性能一致性变得非常重 要。预掺杂已经被广泛用于减小NMOS和PMOS自身电学特性之间的差异。 对CMOS器件中的NMOS和PMOS的栅极进行预掺杂已经成为调节器件的 阈值电压和驱动电流特性，获得理想器件性能的重要手段。对于NMOS和 PMOS器件，通常优先采用n型杂质例如磷对栅极进行掺杂。含磷杂质的多 晶硅易对磷酸敏感，易被磷酸腐蚀，而且杂质浓度越高腐蚀的速率越高。图5 为多晶硅中磷离子掺杂浓度与磷酸蚀刻速率的关系曲线图。如图5所示，磷 离子掺杂浓度与磷酸的蚀刻速率成正比。本专利技术的栅极制造方法利用上述磷离子掺杂浓度与磷酸的蚀刻速率成正 比的特性，在衬底表面淀积多晶硅材料时，同时掺杂杂质离子磷。图6为多 晶硅中磷离子掺杂浓度与掺杂深度的关系曲线图。如图6所示，在多晶硅材 料中，当磷离子(P+)的摻杂浓度为lxlO^ lxio2Vcm3时，磷离子在注入 深度为500A至2000A的范围内的分布是比较均匀的。图7为本专利技术方法在衬底表面淀积多晶硅层的剖面示意图。如图7所示， 首先在半导体衬底100上形成电介质层110。电介质层110可以是氧化硅 (Si02)或氮氧化硅(SiNO)。衬底100可以包括半导体元素，例如单晶、多晶 或非晶结构的硅或硅锗(SiG本文档来自技高网...

【技术保护点】
一种半导体器件栅极的制造方法，包括：在半导体衬底上形成介质层；在所述介质层上淀积含杂质多晶硅层；在所述多晶硅层表面形成掩膜层；刻蚀所述多晶硅层形成栅极图形；削减所述栅极图形形成具有精细线宽特征尺寸的栅 极。

【技术特征摘要】
1、一种半导体器件栅极的制造方法，包括在半导体衬底上形成介质层；在所述介质层上淀积含杂质多晶硅层；在所述多晶硅层表面形成掩膜层；刻蚀所述多晶硅层形成栅极图形；削减所述栅极图形形成具有精细线宽特征尺寸的栅极。2、 如权利要求l所述的方法，其特征在于所述多晶硅层中包含的杂质 为》寿离子。3、 如权利要求2所述的方法，其特征在于所述磷离子的浓度为1 x 102G~1 x 1021/cm3。4、 如权利要求2或3所述的方法，其特征在于采用湿法腐蚀的方法削 减所述栅极图形。5、 如权利要求4所述的方法，其特征在于所述湿法腐蚀的溶液为磷酸。6、 ...

【专利技术属性】
技术研发人员：马擎天，刘乒，张海洋，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]