金属氧化物半导体器件栅极的制造方法技术

一种金属氧化物半导体器件栅极的制造方法，包括：在一半导体基底上形成多晶硅层；在所述多晶硅层上形成覆盖层；对所述多晶硅层进行掺杂并退火；在所述覆盖层上旋涂光刻胶层，并图形化形成栅极图案；刻蚀所述未被栅极图案覆盖的覆盖层和多晶硅层。本发明专利技术方法在形成覆盖层后对所述多晶硅层进行掺杂，能够保护在等离子体灰化和湿法清洗时不会对所述多晶硅层造成损伤。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种全属氧化物半导体器件 栅极的制造方法。
技术介绍
金属氧化物半导体器件的制造工艺中，栅极的制造工艺举足轻重，代表 整个半导体制造工艺的工艺水准。由于栅极的线宽、电阻率等参数直接影响 形成的器件的响应速率、功耗等参数，半导体制造和研发工程师莫不把栅极的线宽及电阻率减小作为主要的任务。例如，专利号为US6875668 B2的美国 专利通过选择性刻蚀来减小栅极的底部线宽；专利号申请号为97126460.0的中 国专利通过在多晶硅上形成掺杂的金属硅化物形成栅极，降低栅极的电阻率， 所述公开的专利是通过改善栅极的制造工艺以达到降低电阻率和减小线宽的 目的。 一般的讲，栅极线宽的减小主要依赖于光刻分辨率的提高，目前，借 助于高分辨率的深紫外光源，掩模板修正技术(OPC)，以及浸润式曝光技 术，光刻分辨率可以做到65nm，甚至是45nm;栅极电阻率的减小的方法通常 为釆用掺杂的多晶硅栅极、金属硅化物栅极、金属栅极等。采用对多晶硅栅极进行掺杂改善电阻率的方法是一种有效而简便的方法，即使到了 65nm甚至 45nm的技术节点，该方法依然适用。现有的一种本文档来自技高网...

【技术保护点】
一种金属氧化物半导体器件栅极的制造方法，包括：在一半导体基底上形成多晶硅层；在所述多晶硅层上形成覆盖层；对所述多晶硅层进行掺杂并退火；在所述覆盖层上旋涂光刻胶层，并图形化形成栅极图案；刻蚀未被所述栅极 图案覆盖的覆盖层和多晶硅层。

【技术特征摘要】
1、一种金属氧化物半导体器件栅极的制造方法，包括在一半导体基底上形成多晶硅层；在所述多晶硅层上形成覆盖层；对所述多晶硅层进行掺杂并退火；在所述覆盖层上旋涂光刻胶层，并图形化形成栅极图案；刻蚀未被所述栅极图案覆盖的覆盖层和多晶硅层。2、 如权利要求1所述的金属氧化物半导体器件栅极的制造方法，其特征 在于所述覆盖层为氮化硅、碳化硅、无定型碳、氮氧硅化合物中的一种或 其组合。3、 如权利要求2所述的金属氧化物半导体器件栅极的制造方法，其特征 在于形成所述覆盖层的方法为化学气相沉积、等离子体增强化学气相沉积 中的一种。4、 如权利要求1所述的金属氧化物半导体器件栅极的制造方法，其特征 在于，对所述多晶硅层进行掺杂的步骤如下在所述覆盖层上旋涂光致抗蚀剂，并通过图形化形成开口 ； 透过所述开口和所述覆盖层对所述多晶硅层进行离子注入...

【专利技术属性】
技术研发人员：张海洋，马擎天，陈海华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]