金属氧化物半导体器件栅极的制造方法技术

一种金属氧化物半导体器件栅极的制造方法，包括：在一半导体基底上形成多晶硅层；在所述多晶硅层上形成覆盖层；对所述多晶硅层进行掺杂并退火；在所述覆盖层上旋涂光刻胶层，并图形化形成栅极图案；刻蚀所述未被栅极图案覆盖的覆盖层和多晶硅层。本发明专利技术方法在形成覆盖层后对所述多晶硅层进行掺杂，能够保护在等离子体灰化和湿法清洗时不会对所述多晶硅层造成损伤。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种全属氧化物半导体器件 栅极的制造方法。
技术介绍
金属氧化物半导体器件的制造工艺中，栅极的制造工艺举足轻重，代表 整个半导体制造工艺的工艺水准。由于栅极的线宽、电阻率等参数直接影响 形成的器件的响应速率、功耗等参数，半导体制造和研发工程师莫不把栅极的线宽及电阻率减小作为主要的任务。例如，专利号为US6875668 B2的美国 专利通过选择性刻蚀来减小栅极的底部线宽；专利号申请号为97126460.0的中 国专利通过在多晶硅上形成掺杂的金属硅化物形成栅极，降低栅极的电阻率， 所述公开的专利是通过改善栅极的制造工艺以达到降低电阻率和减小线宽的 目的。 一般的讲，栅极线宽的减小主要依赖于光刻分辨率的提高，目前，借 助于高分辨率的深紫外光源，掩模板修正技术(OPC)，以及浸润式曝光技 术，光刻分辨率可以做到65nm，甚至是45nm;栅极电阻率的减小的方法通常 为釆用掺杂的多晶硅栅极、金属硅化物栅极、金属栅极等。采用对多晶硅栅极进行掺杂改善电阻率的方法是一种有效而简便的方法，即使到了 65nm甚至 45nm的技术节点，该方法依然适用。现有的一种形成掺杂多晶硅栅极的工艺 步骤如下如图1所示，首先，提供一半导体衬底IO,在所述半导体衬底10上形成一 氧化层12，在所述氧化层12上沉积一多晶硅层。如图2所示，在所述多晶硅层14上旋涂光刻胶层16，并曝光显影形成开口 15,所述开口15区域为后续工艺中待掺杂的区域。如图3所示，对所述开口15底部的多晶硅层14进行N型离子掺杂，掺杂的 浓度和剂量根据器件的电性参数决定。掺杂可改善形成的NMOS器件的栅极的 电阻率。完成对所述多晶硅层14的掺杂后，通过氧气等离子体(02 plasma)灰化 去除所述光刻胶层16,然后进行湿法清洗。如图4所示，在所述多晶硅层14上形成一层无定形碳(amorphous carbon ) 17，在所述无定型碳上形成一氮氧硅层(SiON) 18。然后在所述氮氧硅层18 上旋涂光刻胶并图形化形成栅极图形，通过刻蚀将所述栅极图形转移到所述 多晶硅层14上，形成如图5所示的栅极14a。由于N型杂质注入到形成PMOS栅极中会引起PMOS器件漏电流增加的问 题，因而对多晶硅进行N型掺杂时需要通过光刻胶层16将形成PMOS的区域覆 盖，完成所述N形成掺杂后，需通过灰化和湿法清洗去除作为PMOS区域多晶 硅保护层的光刻胶层16，但是，在灰化和湿法清洗过程中，氧气等离子体和 湿法的清洗液会破坏并减薄经过掺杂的多晶硅表面， 一方面使得形成的NMOS 的栅极的厚度减薄，影响器件的电性；另一方面，使得在刻蚀形成NMOS栅极 的过程中，在所述掺杂的多晶硅层厚度较薄而又要被刻蚀去除的地方，对底 部的有源区衬底造成损伤。
技术实现思路
因此，本专利技术的目的在于提供一种金属氧化物半导体器件栅极的制造方 法，以解决现有栅极的制造工艺中造成多晶硅层被破坏而厚度减薄的问题。为达到上述目的，本专利技术提供的一种金属氧化物半导体器件栅极的制造 方法，包括在一半导体基底上形成多晶硅层；在所述多晶硅层上形成覆盖 层；对所述多晶硅层进行掺杂并退火；在所述覆盖层上旋涂光刻胶层，并图 形化形成栅极图案；刻蚀未被所述栅极图案覆盖的覆盖层和多晶硅层。所述覆盖层为氮化硅、碳化硅、无定型碳、氮氧硅化合物中的一种或其 组合。形成所述覆盖层的方法为化学气相沉积、等离子体增强化学气相沉积中 的一种。对所述多晶硅层进行掺杂的步骤如下在所述覆盖层上旋涂光致抗蚀剂，并通过图形化形成开口；透过所述开口和所述覆盖层对所述多晶硅层进行离子注入；去除所述光致抗蚀剂。对所述多晶硅层进行N型杂质离子注入。所述N型杂质离子为磷、砷、锑中的一种。 所述离子注入的剂量为lXlOl 1018cm—3。 所述离子注入的能量为10KeV至100Kev。 去除所述光致抗蚀剂的方法为氧气等离子体灰化。 对所述对晶硅层掺杂后进行500至1500度的快速热退火。 与现有技术相比，本专利技术具有以下优点本专利技术方法中，在完成沉积覆盖层后透过所述覆盖层对所述多晶硅层进 行掺杂，并通过氧气等离子体灰化(ash)和湿法清洗去除在多晶硅层掺杂时 形成的光致抗蚀剂层，由于在所述多晶硅层上形成有覆盖层，在对所述光致 抗蚀剂层进行氧气等离子体灰化和湿法清洗时，所述氧气等离子体不会直接 作用于多晶硅层上，湿法清洗也不会腐蚀所述多晶硅层，因而消除或减小了 对所述多晶硅层的损伤，有助于形成厚度达到目标要求的栅极，所述氧气等 离子体灰化和湿法清洗不会造成所述多晶硅层厚度减小，因而在刻蚀形成栅 极时，也不会对栅极两侧的源漏区域的衬底造成损伤，提高了形成的器件的 可靠性。另外，由于在所述多晶硅上先沉积覆盖层后再进行离子注入，所述覆盖 层作为緩冲层也减小了所述离子注入对所述多晶硅层的损伤和破坏，在后续 的退火工艺中，可减少热预算。 附图说明图1至图5为现有一种形成掺杂多晶硅栅极的工艺各步骤相应结构的剖 面示意图6为本专利技术实施例的流程图； 图7至图16为本专利技术实施例各步骤相应结构的剖面示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图 对本专利技术的具体实施方式做详细的说明。图6为本专利技术实施例的流程图。 如图6所示，首先，提供一半导体基底，所述半导体基底为多晶硅、单晶硅、 非晶硅、绝缘层上硅、硅锗组合物、砷化稼中的一种。在所述半导体基底中 掺入N型杂质或P型杂质以形成器件的导电沟道。所述半导体基底表面具有 一薄氧化层，所述氧化层的厚度为1至lOOnm，所述氧化层的形成方法为高温热氧化或沉积。该氧化层为后续形成的栅极的栅氧。在所述氧化层上形成一多晶硅层(SIOO)。所述多晶硅层的形成方法为物理气相沉积、化学气相沉 积中的一种，其厚度为800至3000A。在所述多晶硅层上形成覆盖层(S200)。所述覆盖层为氮化硅、碳化硅、 无定型碳、氮氧硅化合物、碳氧硅化合物、碳氮硅化合物中的一种或其组合， 形成所述覆盖层的方法为物理气相沉积、化学气相沉积、等离子体增强化学 气相沉积、原子层沉积中的一种。本专利技术所述覆盖层为无定型碳和氮氧硅化 合物的堆栈结构。其形成的步骤如下，首先，在所述多晶硅层上沉积一层无 定型碳，所述无定型碳的厚度为200至1000A;然后在所述无定型碳上沉积一 氮氧硅化合物层，所述氮氧硅化合物层的厚度为100至800A，后续工艺中需 要在所述氮氧硅化合物上旋涂光刻胶层并图形化，所述氮氧硅化合物层可作 为无机抗反射层减小在光刻过程中反射光对图形化的光刻胶图形的轮廓的影 响，有助于形成侧壁较好的轮廓。完成在所述多晶硅层上沉积覆盖层后，透过所述覆盖层对所述多晶硅层 进行掺杂(S300 )。对多晶硅层进行掺杂可改变其电阻率，提高所述多晶硅层 经光刻刻蚀后形成的栅极的响应速率，并降低功耗。因而，采用多晶硅的栅 极可通过N型掺杂改善其电阻率。对于CMOS而言，采用N型掺杂多晶硅栅极 的PM0S为埋沟道金属氧化物半导体器件，从而会引起漏电流过大的问题。因 而，需要对PMOS进行P型掺杂以改善其电阻率。可见，在对CM0S器件的栅 极掺杂时需要有选择性的进行，即对丽0S进行N型掺杂时，需要通过光刻胶 对PM0S区域进行遮本文档来自技高网...

【技术保护点】
一种金属氧化物半导体器件栅极的制造方法，包括：在一半导体基底上形成多晶硅层；在所述多晶硅层上形成覆盖层；对所述多晶硅层进行掺杂并退火；在所述覆盖层上旋涂光刻胶层，并图形化形成栅极图案；刻蚀未被所述栅极 图案覆盖的覆盖层和多晶硅层。

【技术特征摘要】
1、一种金属氧化物半导体器件栅极的制造方法，包括在一半导体基底上形成多晶硅层；在所述多晶硅层上形成覆盖层；对所述多晶硅层进行掺杂并退火；在所述覆盖层上旋涂光刻胶层，并图形化形成栅极图案；刻蚀未被所述栅极图案覆盖的覆盖层和多晶硅层。2、 如权利要求1所述的金属氧化物半导体器件栅极的制造方法，其特征 在于所述覆盖层为氮化硅、碳化硅、无定型碳、氮氧硅化合物中的一种或 其组合。3、 如权利要求2所述的金属氧化物半导体器件栅极的制造方法，其特征 在于形成所述覆盖层的方法为化学气相沉积、等离子体增强化学气相沉积 中的一种。4、 如权利要求1所述的金属氧化物半导体器件栅极的制造方法，其特征 在于，对所述多晶硅层进行掺杂的步骤如下在所述覆盖层上旋涂光致抗蚀剂，并通过图形化形成开口 ； 透过所述开口和所述覆盖层对所述多晶硅层进行离子注入...

【专利技术属性】
技术研发人员：张海洋，马擎天，陈海华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]