半导体器件的栅极制造方法技术

本发明专利技术提供了一种半导体器件栅极的制造方法，包括：在半导体衬底上形成介质层；在所述介质层上形成多晶硅层；在所述多晶硅层上形成掩膜层并图案化所述掩膜层以定义栅极的位置；刻蚀所述掩膜层和多晶硅层形成栅极；氧化黏附于所述栅极根部的聚合物；湿法去除氧化后的聚合物；移除所述掩膜层。本发明专利技术的方法能够获得外形轮廓良好的栅极，特别适合于线宽特征尺寸在６５ｎｍ以下的栅极的制造。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种全属氧化物半导体(MOS)器件栅极的制造方法。
技术介绍
半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功 能，元件的密度向更高的集成度发展，半导体器件的栅极结构变得越来越细 且长度变得较以往更短。在制造工艺进入65nm工艺节点之后，栅极的最小线 宽已经可以达到40nm。在此情况下，栅极的制造对于MOS器件的性能优劣起 着至关重要的作用。多晶硅是制造冲册极的优选材料，其具有特殊的耐热性以及较高的刻蚀成 图精确姓。栅极的制造方法首先需在半导体衬底上形成一层栅极氧化硅，然 后在栅极氧化层上沉积多晶硅层，随后涂布具有流动性的底部抗反射层 (BARC)和光刻胶，图案化光刻胶层后刻蚀多晶硅层形成栅极。申请号为 200410093459的中国专利申请公开了 一种栅极制造方法，其采用BARC和光致 抗蚀剂作为掩膜刻蚀多晶硅层形成栅极。图l至图3为说明现有栅极制造方法 的剖面示意图。如图1所示，在半导体衬底100上采用热氧化生长或化学气相 淀积(CVD)工艺形成一层栅极氧化层IIO,在栅极氧化层110上沉积多晶硅 层120。接下来如图2所示，对多晶硅层120进行刻蚀以便形成栅极。在这个过 程中首先需在多晶硅层120表面形成光刻胶层，对光刻胶进行图案化，形成光 刻胶图形130以定义出栅极的位置。然后，以光刻胶图形130为掩膜，利用等 离子刻蚀工艺刻蚀多晶硅层120形成栅极140,如图3所示。但是，在上述过程 中，由于受工艺条件的影响，热氧化生长或CVD工艺形成的栅极氧化层110中 会产生横向的拉伸应力，淀积在栅极氧化层110表面附近的多晶硅会受上述应 力的影响，晶格结构受到拉伸，从而使这部分多晶硅在原子结构上与上层的 多晶硅相比存在细微的变化，使得等离子刻蚀时，多晶硅层120的靠近栅极氧 化层110的底层部分和远离栅极氧化层110的上层部分对等离子的刻蚀作用的 反应存在差异，导致多晶硅层120底部出现根部150现象(footing)。这种根部 缺陷的存在会影响栅极的线宽特征尺寸，尤其是在65nm技术节点栅极宽度极小的情况下，即4吏宽度只有1 nm的根部也将对4册极线宽特征尺寸造成不利影响，使栅极的有效沟道长度改变，破坏器件性能。
技术实现思路
本专利技术提供了一种半导体器件栅极的制造方法，能够消除去除刻蚀多晶 硅形成栅极时出现的栅极根部缺陷。本专利技术的一种半导体器件栅极的制造方法，包括提供一半导体衬底；在所述衬底表面形成介电层；在所述介电层上形成应力薄膜；图案化所述应力薄膜以形成定义栅极位置的沟槽；在所述应力薄膜上沉积多晶硅层；在与所述沟槽位置对应的多晶硅层表面形成掩膜图形；利用所述掩膜图形刻蚀所述多晶硅层形成栅极；移除所述应力薄膜。所述压缩应力薄膜的材料为氮化硅或氮氧化硅。在形成所述应力薄膜的 过程中加入锗或碳以形成压缩应力薄膜。形成所述应力薄膜后进行一退火步骤。所述退火温度为600~800°C。所述 介电层的材质为高介电常数材料。所述应力薄膜的厚度为500A 1000A。所述 掩膜图形定义栅极的宽度，所述宽度小于所述沟槽的宽度。移除所述应力薄 膜的方法为湿法刻蚀。所述湿法刻蚀的刻蚀剂为磷酸。与现有技术相比，本专利技术具有以下优点本专利技术的栅极制造方法在形成栅极介电层之后，为了去除其中的应力， 上述栅极介电层表面淀积一层氮化硅应力膜，且该氮化硅应力膜是具有压缩 应力的应力膜。该压缩应力膜能够抵消多晶硅层的靠近栅极介电层的底层部 分所受的栅极氧化层横向拉伸应力的影响，使得多晶硅层的底层部分和上层 部分的晶格结构趋于一致，因此对等离子的刻蚀作用的反应也趋于一致，从 而消除根部现象。本专利技术的方法有利于线宽特征尺寸在65nm以下的栅极的制 造，能够获得外形轮廓良好的栅极结构。 附图说明通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同 的部分。并未刻意按比例绘制附图，重点在于示出本专利技术的主旨。在附图中， 为清楚明了，放大了层和区域的厚度。图1为衬底表面具有栅极氧化层和多晶硅层的器件剖面示意图； 图2为在图1中多晶硅层形成光刻胶图形后的器件剖面示意图； 图3为刻蚀多晶硅层后栅极出现根部缺陷的器件剖面示意图； 图4至图IO为根据本专利技术实施例栅极制造方法的器件剖面示意图。 所述示意图只是实例，其在此不应过度限制本专利技术保护的范围。 具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图 对本专利技术的具体实施方式做详细的说明。MOS晶体管，还可以是CMOS (互补金属氧化物半导体器件)中的PMOS晶 体管和NMOS晶体管。在下面的描述中阐述了很多具体细节以便于充分理解 本专利技术。但是本专利技术能够以很多不同于在此描述的其它方式来实施，本领域面7>开的具体实施的限制。图4至图IO为根据本专利技术实施例栅极制造方法的器件剖面示意图，所述 示意图只是实例，其在此不应过度限制本专利技术保护的范围。如图4所示，在 半导体衬底100上形成栅极介电层110。衬底100可以是包括半导体元素的硅 材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe),也可以是绝缘体上 硅(SOI)。 一般而言，SOI衬底包括位于绝缘层上的半导体材质层，其中半 导体材质可以为硅，绝缘层可以为埋藏氧化(Buried Oxide, BOX)层或是氧 化硅层。在衬底100上，形成的栅极介电层110的材料以高介电常数(高K)材 料为较佳，例如氧化硅(Si02)、氮氧化硅(SiNO)、氧化铪、氧化铪硅、氮 氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧 化钡钛、氧化锶钛、氧化铝等。虽然在此描述了可以用来形成介电层110的 材料的少数示例，但是该层还可以由减小栅极漏电流的其它材料形成。介电 层110的生长方法可以采用热氧化法或化学气相淀积(CVD)工艺。在较佳实施例中，介电层110为氧化层，可利用常规的氧化工艺来形成氧化层，例如在含有氧化物、水分、氮氧化物的反应室中进行热氧化，或是以TEOS和氧作 为反应物进行CVD淀积。本实施例中的介电层110优选的厚度在10-50A之 间。值得注意的是，在通常情况下，形成的介电层110具有横向的拉伸应力。 在接下来的工艺步骤中，在介电层110表面利用CVD工艺、物理气相淀 积(PVD)工艺、原子层沉积(ALD)工艺形成具有压缩应力的应力薄膜200。 在较佳实施例中，应力薄膜的材料为氮化硅或氮氧化硅，或在形成所述应力 薄膜的过程中加入锗或碳，并在形成所述应力薄膜后进行一退火步骤，所述 退火温度为600~800°C。应力薄膜200的厚度为500A 1000A，且沿横向施加 2 5Gpa的压缩应力。然后，如图5所示，在应力薄膜200表面利用旋涂(spin on)工艺形成 底部抗反射层(BARC)。抗反射层可以为富硅聚合物，优选为布鲁尔科技有 限公司商标为GF系列产品，厚度为1500A 2000A，优选为1700 A，然后在 底部抗反射层表面形成厚度为1500A 2500A的光刻胶，利用常规光刻工艺例 如曝光、显影、清洗等工艺图案化上述光致抗蚀剂层形成光刻胶图形300。随 后如图6所示，以本文档来自技高网...

【技术保护点】
一种半导体器件栅极的制造方法，包括：提供一半导体衬底；在所述衬底表面形成介电层；在所述介电层上形成应力薄膜；图案化所述应力薄膜以形成定义栅极位置的沟槽；在所述应力薄膜上沉积多晶硅层；在与所述沟 槽位置对应的多晶硅层表面形成掩膜图形；利用所述掩膜图形刻蚀所述多晶硅层形成栅极；移除所述应力薄膜。

【技术特征摘要】
1、一种半导体器件栅极的制造方法，包括提供一半导体衬底；在所述衬底表面形成介电层；在所述介电层上形成应力薄膜；图案化所述应力薄膜以形成定义栅极位置的沟槽；在所述应力薄膜上沉积多晶硅层；在与所述沟槽位置对应的多晶硅层表面形成掩膜图形；利用所述掩膜图形刻蚀所述多晶硅层形成栅极；移除所述应力薄膜。2、 如权利要求l所述的方法，其特征在于所述压缩应力薄膜的材料为 氮化硅或氮氧化硅。3、 如权利要求2所述的方法，其特征在于在形成所述应力薄膜的过程 中加入锗或碳以形成压缩应力薄膜。4、 如权利要求2或3所述的方法，其特...

【专利技术属性】
技术研发人员：张海洋，杜珊珊，陈海华，马擎天，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]