制备DRAM结构中的测试键结构的方法及相应结构技术

一种在集成电路晶圆上制备测试结构的方法。该方法包括提供半导体衬底（例如硅晶圆）。该方法包括在半导体衬底上形成多个集成电路芯片结构，并且同时在形成多个集成电路芯片结构期间使用一个或多个相似工艺，在形成于第一组集成电路芯片结构和第二组集成电路芯片结构之间的位置线上形成多个ＭＯＳ器件。该方法包括形成第一接触结构和第二接触结构。第一接触结构耦合到多个ＭＯＳ器件中的第一ＭＯＳ器件，而第二接触结构耦合到多个ＭＯＳ器件中的第ＮＭＯＳ器件，其中Ｎ是大于１的整数。

【技术实现步骤摘要】

本专利技术一般地涉及集成电路以及制造半导体器件的集成电路加工方 法。更具体地说，本专利技术提供了一种制造用于动态随机访问存储器件(通 常称为DRAM)的测试结构的方法与结构。但是应当认识到，本专利技术具有 更广阔的应用范围。
技术介绍
集成电路已经从单个硅晶片上制备的少数互连器件发展成为数以百万 计的器件。当前集成电路提供的性能和复杂度远远超出了最初的预想。为 了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目) 方面获得进步，最小器件的特征尺寸(又被称为器件几何图形)伴随 每一代集成电路的发展而变得更小。日益增加的电路密度不仅提高了集成电路的性能和复杂度，也降低了 消费者的成本。集成电路或芯片制造设备通常要花费数亿甚至数十亿美 元。每个制造设备具有一定的晶圆产量，而每个晶圆上将具有一定数量的 集成电路。因此，通过将集成电路的个体器件做得更小，可以在每个晶圆 上制造更多的器件，这增加了制造设备的产出。把器件制备得更小非常有 挑战性，因为集成制造过程中使用的每道工艺都有一个极限。换句话说， 一个给定的工艺通常只能低到某一特征尺寸，之后要么需要改变工艺要么 需要改变器件布图设计。此外，随着器件需要更快地设计，对于某些现有 工艺和材料存在工艺限制。这种工艺的示例是制造存储器件的测试结构。这样的测试结构包括电 阻测量检查，但不限于此。尽管已经有了明显的改进，但是这种设计仍旧 具有许多限制。仅仅作为示例，这些设计必须变得更小，但是在探测测量 期间仍能提供准确的测试结果。此外，这些测试设计通常很难制造，并且一般需要复杂的制造工艺和结构。在本说明书尤其是在下文中将详细描述 这样或那样的限制。从上文可以看出，需要一种用于加工半导体器件的改进技术。
技术实现思路
根据本专利技术，提供了加工集成电路用以制造半导体器件的技术。更具 体地说，本专利技术提供了一种制造用于动态随机访问存储器件(通常称为DRAM)的测试结构的方法与结构。但是应当认识到，本专利技术具有更广阔 的应用范围。在一个具体实施例中，本专利技术提供了半导体晶圆。晶圆是半导体衬 底，例如是硅晶圆。衬底包括形成于其上的多个集成电路芯片。位置线至 少将第一组芯片与第二组芯片分隔开。在位置线的一部分上形成测试图 案。测试图案包括衬底区的有源部分。第一接触结构耦合到有源区域的第 一部分。第一接触结构包括耦合到第一金属线结构的第一着放栓(landing plug)结构。第二接触结构耦合到有源区域的第二部分。第二接触结构包 括耦合到第二金属线结构的第二着放栓结构。多个MOS器件被形成在第 一接触结构和第二接触结构之间。所述多个MOS器件中的第一 MOS器件 的源/漏极区耦合到着放栓结构。多个MOS器件中的第N MOS器件耦合 到第二扩散区，其中N是大于1的整数。第二扩散区耦合到栓结构。第一 接触结构和第二接触结构适于提供在第一接触结构和第二接触结构之间的 电阻测量值。在另一具体实施例中，本专利技术提供了在集成电路晶圆上制备测试结构 的方法。该方法包括提供半导体衬底，例如硅晶圆。该方法包括在半导体 衬底上形成多个集成电路芯片结构，并且同时在形成多个集成电路芯片结 构期间使用一个或多个相似工艺，在形成于第一组集成电路芯片结构和第 二组集成电路芯片结构之间的位置线上形成多个MOS器件。该方法包括 形成第一接触结构和第二接触结构。第一接触结构耦合到多个MOS器件 中的第一 MOS器件，而第二接触结构耦合到多个MOS器件中的第N MOS器件，其中N是大于1的整数。第一 MOS器件优选地通过编号从1至N的MOS器件的链结构(一个器件的源极耦合到另一器件的漏极)耦 合到第NMOS器件，其中N是大于1的整数。通过本专利技术，实现了许多优于传统技术的优点。例如，所给出的技术 方便使用依赖于现有技术的工艺。在一些实施例中，所述方法在每个晶圆 上的芯片方面提供了更高的器件产量。此外，该技术提供的工艺与传统工 艺技术相兼容，不用对传统设备和工艺进行实质的修改。本专利技术优选地提 供了用于0.13微米或更小设计规则的改进工艺。此外，本专利技术提供了具有 改进的接触电阻特性的测试结构。即，改进的接触电阻源自在集成电路芯 片中形成的类似结构。根据实施例，可以实现这些优点中的一个或多个。 在本说明书特别是下文中，将详细描述这些以及其它优点。参考随后的详细说明和附图，可以更全面地理解本专利技术的各种其它目 的、特征和优点。附图说明图1是根据本专利技术实施例的现有测试结构的简化横截面示图；图2至图5是根据本专利技术实施例的现有测试结构的简化俯视图；以及图6至图9是根据本专利技术实施例的测试结构的简化示图。躺錢诚根据本专利技术，提供了加工集成电路用以制造半导体器件的技术。更具 体地说，本专利技术提供了一种制造用于动态随机访问存储器件(通常称为 DRAM)的测试结构的方法与结构。但是应当认识到，本专利技术具有更广阔 的应用范围。图1是根据本专利技术实施例的现有测试结构的简化横截面示图。该现有 测试结构包括第一金属层113和第二金属层115，其被用来测量第一金属 层和第二金属层之间的电阻。第一金属层113耦合到栓层111，栓层111 耦合到栓层109。栓层109耦合到N扩散层107， N型扩散层107是在扩 散区105中形成的。类似地，金属层115耦合到栓层117，栓层117耦合 到栓层119,栓层119耦合到N型扩散层121。 N型扩散层121处于扩散区105内。测试结构还包括电介质夹层区和隔离区103，其形成在半导体 衬底中。两个金属层之间的电阻值对应于RM1+RBLC+RC1+RN-+RC1 +RBLC+RM1。测试结构通称称作链接触结构，其用来测量电阻值。令 人遗憾的是，该链接触结构存在很多限制。S卩，该结构没有对应于实际集 成电路器件的某些结构。此外，由于许多接触区，所以结构易于发生意外 的变化，这使得难以提供准确的测量。图2至图5是根据本专利技术实施例的现有测试结构的简化俯视图。这些 示图用于位线测量结构200和源节点测量结构300。这些结构中的每个都 包括有源区域201、金属区域205、多晶硅栅极区域207、用于位线的接触 栓区域209和接触区211、以及用于源节点的接触栓213和接触区215。 如图4所示，顶视图包括测试键，其对于位线测量结构来说是坏的。 这里，测量结构指示坏芯片，而实际芯片为好(如图5所示)。相应 地，测量结构低效率且不能很好地工作。在本说明书中描述了现有技术这 样和那样的限制。在本说明书尤其在下文中还描述了克服这些现有技术的 某些限制的方法示例。根据本专利技术实施例的测试方法可以如下描述1. 耦合第一接触结构上的第一探测头；2. 耦合第二接触结构上的第二探测头；3. 测量第一接触结构和第二接触结构之间的电阻值，其中对于位 线接触结构来说，电阻值包括RMl+RBLC + RCl+Rch+RN-+Rch+...RN-n+Rchn+RCl+RBLC+RMl (它们在下文中被更详 细地定义)(n是大于l的整数)。4. 执行需要的其它步骤。上述步骤序列提供了根据本专利技术实施例的一种方法。如所示，该方法 使用了包括下述方式的步骤组合测量动态随机访问存储器件的位线的接 触结构的电阻值。本方法还可以应用于用于源节点接触等的其它测试结构 当然，还可以提供其本文档来自技高网...

【技术保护点】
一种半导体晶圆，包括：衬底；在衬底上形成的多个集成电路芯片；至少将第一组芯片与第二组芯片分隔开的位置线；在位置线的一部分上形成的测试图案，测试图案包括：衬底区的有源部分；耦合到有源区域的第一部 分的第一接触结构，第一接触结构包括耦合到第一金属线结构的第一着放栓结构；耦合到有源区域的第二部分的第二接触结构，第二接触结构包括耦合到第二金属线结构的第二着放栓结构；形成在第一接触结构和第二接触结构之间的多个ＭＯＳ器件； 所述多个ＭＯＳ器件中的第一ＭＯＳ器件耦合到第一扩散区；以及所述多个ＭＯＳ器件中的第ＮＭＯＳ器件耦合到第二扩散区，其中Ｎ是大于１的整数；其中第一接触结构和第二接触结构适于提供在第一接触结构和第二接触结构之间的电阻测量值。

【技术特征摘要】
1. 一种半导体晶圆，包括衬底；在衬底上形成的多个集成电路芯片；至少将第一组芯片与第二组芯片分隔开的位置线；在位置线的一部分上形成的测试图案，测试图案包括衬底区的有源部分；耦合到有源区域的第一部分的第一接触结构，第一接触结构包括耦合到第一金属线结构的第一着放栓结构；耦合到有源区域的第二部分的第二接触结构，第二接触结构包括耦合到第二金属线结构的第二着放栓结构；形成在第一接触结构和第二接触结构之间的多个MOS器件；所述多个MOS器件中的第一MOS器件耦合到第一扩散区；以及所述多个MOS器件中的第N MOS器件耦合到第二扩散区，其中N是大于1的整数；其中第一接触结构和第二接触结构适于提供在第一接触结构和第二接触结构之间的电阻测量值。2. 如权利要求1所述的器件，其中测试图案是与集成电路芯片之-中的图案相同的图案。3. 如权利要求1所述的器件，其中第一接触结构耦合到第一探测焊盘。4. 如权利要求1所述的器件，其中第二接触结构耦合到第二探测焊盘o5. 如权利要求1所述的器件，其中测试图案是位置线上的多个测试 图案之一。6. 如权利要求l所述的器件，其中集成电路芯片是存储器件。7. 如权利要求1所述的器件，其中集成电路芯片包括动态随机访问 存储器芯片。8. 如权利要求1所述的器件，其中多个MOS器件的设计规则为0.13 微米或更小。9. 如权利要求1所述的器件，其中测试结构提供第一接触结构和第 二接触结构之间与阵列结构相似的电阻值的电阻测量。10. 如权利要求1所述的器件，其中有源区域的第一部...

【专利技术属性】
技术研发人员：权宁禹，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]