在硅凹陷中后续外延生长应变硅MOS晶片管的方法和结构技术

本发明专利技术提供了一种包括半导体衬底的半导体集成电路器件。该器件具有覆盖半导体衬底的电介质层以及覆盖电介质层的栅极结构。该器件还具有位于栅极结构附近内的半导体衬底的一部分内的沟道区域；以及半导体衬底中的轻度掺杂源极区域／漏极区域，以在部分栅极结构下方形成扩散的袋状区域。该器件还具有位于栅极结构边缘上的侧壁间隔层。该器件还具有蚀刻的源极区域和蚀刻的漏极区域。第一源极区域和第一漏极区域的每一个特征在于：凹陷区域具有基本垂直壁、底部区域以及将垂直壁连接到底部区域的圆形拐角区域。底切区域位于部分栅极结构下方以及沟道区域附近内。底切区域位于凹陷区域的每个内。该器件的凹陷区域的一个或多个暴露表面免于和各向异性蚀刻工艺相关的任何损伤。硅锗材料形成于源极区域和漏极区域中，以填充蚀刻的源极区域和蚀刻的漏极区域。源极区域和漏极区域之间的沟道区域特征在于应变区域。应变区域为至少从源极区域和漏极区域中形成的硅锗材料的受压模式。

【技术实现步骤摘要】

本专利技术一般地涉及集成电路以及用于半导体器件制造的集成电路处 理。更具体地，本专利技术提供一种用于使用高级CMOS集成电路器件的应变 硅结构制造MOS器件的方法和结构。但应当意识到，本专利技术具有更广泛 的应用范围。
技术介绍
集成电路己经从单个硅芯片上制造少量的互连器件发展到制造数百万 个器件。常规的集成电路提供的性能和复杂度远超出了最初的想象。为了 在复杂度和电路密度(能够集成成一个给定芯片面积内的器件的数量)方 面获得改进，每一代的集成电路的最小器件特征尺寸(亦称为器件几何 形状)已变得越来越小。增大的电路密度已经不仅改进了集成电路的复杂度和性能，而且还为 消费者提供了更低成本的部件。集成电路或芯片制造设备的成本可以是儿 亿美元，甚至几十亿美元。每个制造设备具有一定的晶片吞吐量，并且每 个晶片上亦具有一定数量的集成电路。因此，通过使集成电路的单个器件 变得更小，可以在每个晶片上制造更多的器件，由此增大制造设备的吞吐 量。使单个器件变得更小具有很大的挑战性，因为集成制造中使用的每个 工艺都具有极限的。就是说，给定的工艺通常仅能在小到一定特征尺寸时 工作，然后就需要改变工艺或器件的布线。另外，因为器件需要越来越快 的设计，所以某些常规工艺和材料存在工艺缺陷。这种工艺的示例是MOS器件自身的制造，惯例上这样的器件已经变 的越来越小，并且产生更快的开关速度。虽然，已经有了显著的改进，但 是这样的器件设计仍具有许多缺陷。仅作为示例，这些设计必须变得越来 越小，但仍需为开关提供清楚的信号，因为器件变得更小，所以这变得更加困难。另外，这些设计经常难以制造，并且通常需要复杂的制造工艺和 结构。下面将在整个本说明书中(尤其是在以下描述中)更详细地热加描 述这些以及其它缺陷。
技术实现思路
根据本专利技术，提供了为半导体器件制造处理集成电路的技术。更具体而言，本专利技术提供了使用高级CMOS集成电路器件的应变硅结构制造 MOS器件的方法和结构。但应当意识到，本专利技术具有更广泛的应用范围。在具体实施例中，本专利技术提供了一种形成诸如用于CMOS集成电路等 的半导体晶片的方法。本方法包括提供半导体衬底，例如，硅晶片。本方 法包括形成覆盖所述半导体衬底的电介质层(例如，氧化物、氮化物、氮 氧化物)。本方法包括形成覆盖所述电介质层的栅极层，以及图案化所述 栅极层，以形成包括边缘的栅极结构。优选地，所述栅极结构形成覆盖沟 道区域。本方法包括植入轻度掺杂的源极区域/漏极区域到所述半导体衬 底，以及热处理所述轻度掺杂的源极区域/漏极区域，以在部分所述栅极区 域下方形成扩散的袋形区域。本方法形成覆盖所述栅极结构的电介质层， 以保护包括所述边缘的所述栅极结构，以及图案化所述电介质层，以在所 述栅极结构上形成侧壁间隔层。本方法包括多步骤蚀刻工艺。本方法包括 使用所述电介质层作为保护层，邻近所述栅极结构各向异性蚀刻源极区域 和漏极区域，以形成第一源极区域和第一漏极区域。每一个所述第一源极 区域和所述第一漏极区域特征在于凹陷区域具有基本垂直壁、底部区域 以及将所述垂直壁连接所述底部区域的尖锐拐角。本方法进行各向同性蚀 刻所述源极区域和所述漏极区域，以引起所述尖锐拐角区域变为连接到所 述源极区域和所述漏极区域的每一个的所述底部区域的圆形拐角区域，以 及在所述沟道区域附近内引起底切区域。本方法沉积硅锗材料到所述源极 区域和所述漏极区域，以填充所述蚀刻的源极区域和所述蚀刻的漏极区 域。本方法引起所述源极区域和所述漏极区域之间的所述沟道区域至少从 所述源极区域和所述漏极区域中形成的所述硅锗材料以受压模式产生应 变。在另一个具体实施例中，本专利技术提供了用于形成半导体集成电路的替 代方法。本方法包括提供半导体衬底以及形成覆盖所述半导体衬底的电介 质层。本方法包括形成覆盖所述电介质层的栅极层以及图案化所述栅极 层，以形成包括边缘的栅极结构。优选地，所述栅极结构形成覆盖沟道区 域。本方法包括植入轻度掺杂的源极区域/漏极区域到所述半导体衬底以及 热处理所述轻度掺杂的源极区域/漏极区域，以在部分所述栅极结构下方形 成扩散的袋形区域。本方法形成覆盖所述栅极结构的电介质层，以保护包 括所述边缘的所述栅极结构，并图案化所述电介质层，以在所述栅极结构 上形成侧壁间隔层。本方法使用所述电介质层作为保护层邻近所述栅极结 构各向异性蚀刻源极区域和漏极区域，以形成第一源极区域和第一漏极区 域。所述第一源极区域和所述第一漏极区域中每一个的特征在于凹陷区 域具有基本垂直壁、底部区域以及将所述垂直壁连接到所述底部区域的尖 锐拐角。本方法然后各向同性蚀刻所述源极区域和所述漏极区域，以引起 所述尖锐拐角区域变为连接到所述源极区域和所述漏极区域的每一个的所 述底部区域的圆形拐角区域，并在所述沟道区域附近内引起底切区域。优 选地，所述圆形拐角区域具有大于几个纳米的曲率半径。本方法在各向同 性蚀刻期间蚀刻的表面免于任何与各向异性蚀刻工艺相关的损伤，并沉积 硅锗材料到所述源极区域和所述漏极区域，以填充所述蚀刻的源极区域和 所述蚀刻的漏极区域。本方法引起所述源极区域和所述漏极区域之间的所 述沟道区域至少从所述源极区域和所述漏极区域中形成的所述硅锗材料以 受压模式产生应变。在另一个具体实施例中，本专利技术提供了一种包括半导体衬底(例如， 硅晶片、绝缘体上硅)的半导体集成电路器件。该器件具有覆盖所述半导 体衬底的电介质层以及覆盖所述电介质层的栅极结构。该器件还具有位于 所述栅极结构附近内的所述半导体衬底的一部分内的沟道区域；以及所述 半导体衬底中的轻度掺杂源极区域/漏极区域，以在部分所述栅极结构下方 形成扩散的袋状区域。该器件还具有位于所述栅极结构边缘上的侧壁间隔 层。该器件还具有蚀刻的源极区域和蚀刻的漏极区域。所述第一源极区域 和所述第一漏极区域的每一个特征在于凹陷区域具有基本垂直壁、底部区域以及将所述垂直壁连接到所述底部区域的圆形拐角区域。底切区域位 于部分所述栅极结构下方以及所述沟道区域附近内。所述底切区域位于所 述凹陷区域的每个内。优选地，该器件的所述圆形拐角区域特征在于曲 率半径大于几个纳米。该器件的所述凹陷区域的一个或多个暴露表面免于 和各向异性蚀刻工艺相关的任何损伤。硅锗材料形成于所述源极区域和所 述漏极区域中，以填充所述蚀刻的源极区域和所述蚀刻的漏极区域。所述 源极区域和所述漏极区域之间的所述沟道区域特征在于应变区域。优选 地，所述应变区域为至少从所述源极区域和所述漏极区域中形成的所述硅 锗材料的受压模式。在具体实施例中，本专利技术提供了使用具有比单晶硅材料更大的晶格间 隔的硅锗填充材料的方法。当这样更大晶格间隔的硅锗填充材料已经沉积于邻近所述沟道区域的凹陷区域中时，这样的材料引起MOS晶体管的沟道区域位于稍微受压模式。虽然晶格间隔稍微更大，但是硅锗仍生长于基 本为含单晶硅材料的所述凹陷区域内。当然，还可以存在其它变化、修改和替代方案。本专利技术相对于常规技术可以获得许多优点。例如，本技术提供使用以 来于常规技术的工艺的方便。在一些实施例中，本方法在每个器件的管芯 中提供更高的器件生产率。另外，本方法在基本没有对常规设备和工艺进 行任何修改的情况下，提供了与常规工艺技术兼容的工艺。优选地，本专利技术提供了用于6本文档来自技高网...

【技术保护点】
一种用于形成ＣＭＯＳ半导体晶片的方法，包括：提供半导体衬底；形成覆盖所述半导体衬底的电介质层；形成覆盖所述电介质层的栅极层；图案化所述栅极层，以形成包括边缘的栅极结构，形成所述栅极结构覆盖沟道区域；将 轻度掺杂的源极区域／漏极区域植入到所述半导体衬底中；热处理所述轻度掺杂的源极区域／漏极区域，以在部分所述栅极区域下方形成扩散的袋形区域；形成覆盖所述栅极结构的电介质层，以保护包括所述边缘的所述栅极结构；图案化所述电介 质层，以在所述栅极结构上形成侧壁间隔层；使用所述电介质层作为保护层邻近所述栅极结构各向异性地蚀刻源极区域和漏极区域，以形成第一源极区域和第一漏极区域，所述源极区域和所述漏极区域中每一个的特征在于凹陷区域，所述凹陷区域具有基本垂直壁、 底部区域以及将所述垂直壁连接到所述底部区域的尖锐拐角；各向同性地蚀刻所述源极区域和所述漏极区域，以使得所述尖锐拐角变为连接到所述源极区域和所述漏极区域的每一个的所述底部区域的圆形拐角区域，并在所述沟道区域附近内形成底切区域； 沉积硅锗材料到所述源极区域和所述漏极区域中，以填充所述蚀刻的源极区域和所述蚀刻的漏极区域；并且引起所述源极区域和所述漏极区域之间的所述沟道区域至少从在所述源极区域和所述漏极区域中形成的所述硅锗材料以受压模式产生应变。...

【技术特征摘要】
1. 一种用于形成CMOS半导体晶片的方法，包括提供半导体衬底；形成覆盖所述半导体衬底的电介质层；形成覆盖所述电介质层的栅极层；图案化所述栅极层，以形成包括边缘的栅极结构，形成所述栅极结构覆盖沟道区域；将轻度掺杂的源极区域/漏极区域植入到所述半导体衬底中；热处理所述轻度掺杂的源极区域/漏极区域，以在部分所述栅极区域下方形成扩散的袋形区域；形成覆盖所述栅极结构的电介质层，以保护包括所述边缘的所述栅极结构；图案化所述电介质层，以在所述栅极结构上形成侧壁间隔层；使用所述电介质层作为保护层邻近所述栅极结构各向异性地蚀刻源极区域和漏极区域，以形成第一源极区域和第一漏极区域，所述源极区域和所述漏极区域中每一个的特征在于凹陷区域，所述凹陷区域具有基本垂直壁、底部区域以及将所述垂直壁连接到所述底部区域的尖锐拐角；各向同性地蚀刻所述源极区域和所述漏极区域，以使得所述尖锐拐角变为连接到所述源极区域和所述漏极区域的每一个的所述底部区域的圆形拐角区域，并在所述沟道区域附近内形成底切区域；沉积硅锗材料到所述源极区域和所述漏极区域中，以填充所述蚀刻的源极区域和所述蚀刻的漏极区域；并且引起所述源极区域和所述漏极区域之间的所述沟道区域至少从在所述源极区域和所述漏极区域中形成的所述硅锗材料以受压模式产生应变。2. 根据权利要求1所述的方法，其中所述电介质层小于300埃。3. 根据权利要求1所述的方法，其中所述沟道区域的有效长度小于所 述栅极结构的宽度。4. 根据权利要求1所述的方法，其中所述半导体衬底基本为硅材料。5. 根据权利要求1所述的方法，其中所述硅锗材料为单晶。6. 根据权利要求1所述的方法，其中所述硅锗材料的硅/锗的比率为 10%至30%。7. 根据权利要求1所述的方法，其中所述沉积使用外延反应器提供。8. 根据权利要求1所述的方法，其中所述受压模式增大所述沟道区域 中空穴的迁移率。9. 根据权利要求1所述的方法，其中所述各向异性蚀刻包括等离子蚀 刻或活性离子蚀刻。10. 根据权利要求1所述的方法，其中所述各向同性蚀刻包括湿法蚀 刻或等离子体蚀刻。11. 根据权利要求IO所述的方法，其中所述各向同性蚀刻使用含氟或 氯物质。12. 根据权利要求1所述的方法，其中所述各向同性蚀刻包括干法蚀刻。13. 根据权利要求1所述的方法，其中所述沟道区域为65纳米或更少。14. 根据权利要求1所述的方法，其中所述沉积是各向同性外延沉积 工艺，以在暴露硅区域上选择性地生长硅锗材料。15. 根据权利要求1所述的方法，其中所述尖锐拐角具有几个埃或更 少的曲率半径。16. 根据权利要求1所述的方法，其中所述圆形拐角区域具有几个纳 米或更少的曲率半径。17. 根据权利要求1所述的方法，其中在各向同性蚀刻后的所述蚀...

【专利技术属性】
技术研发人员：朱蓓，保罗伯凡帝，吴汉明，高大为，陈军，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]