具有双栅电极的半导体器件及其制造方法技术

本发明专利技术披露了一种用于形成半导体器件的双栅电极的方法，本方法可通过简化分别在ＰＭＯＳ区域和ＮＭＯＳ区域中形成栅电极的工艺来改进制造生产率，并可通过以下方式使两个栅电极具有不同的厚度和材料状态来提供性能的改进，即，两个栅电极中的一个具有单层结构而另一个具有双层结构的方式。

【技术实现步骤摘要】

本专利技术涉及。更具体 地，本专利技术的实施例涉及用于形成半导体器件的双栅电极的方法， 其改进了制造生产率以及半导体性能。
技术介绍
通常，在典型为半导体器件的MOSFET (金属氧化物半导体场 效应晶体管)中，在半导体村底中形成有器件绝缘层，而在相应的 半导体衬底上形成有栅电才及，而且形成具有注入到位于4册电极和器 件隔离层之间的半导体衬底中的掺杂离子的源极区/漏极区。这类具有注入到源才及区/漏极区中的p-型掺杂离子的MOSFET 被称为p-沟道MOSFET (即，PMOS晶体管)，而这类具有注入到 其中的n-型掺杂离子的MOSFET被称为n-沟道MOSFET (即， NMOS晶体管)。如上所述，由于具有PMOS和NMOS晶体管的半导体器件具 有两个栅电极，所以该结构被称为双4册电极结构。 一个4册电极的作用可通过两个栅电极来拓宽，并且一个片册电才及可被其他j册电极替 代。此夕卜，相应的4册电才及应该具有极好的导电性和高义容点，并且应 该易于图样化，且因此它们由多晶硅材料形成，这种材料易于被掺 杂有处于较高浓度下的杂质，并且能够在于较高温度下进行的后续 热处理工艺中保持稳定的形态。图la至图lj相继示出了用于形成半导体器件的双栅电极的常 ^L方法的工艺4黄截面图。首先，如图la中所示，通过一种方法，诸如沉积，在其上具 有4册极绝缘层(未示出)的半导体衬底100的整个表面上形成用于 形成一个区&戈(例如，PMOS区域)的冲册电才及的第一多晶^圭层110。优选地，可将LPCVD (低压化学气相沉积)用作相应的沉积。-接下来，如图lb中所示，通过典型的光刻工艺形成第一光刻 月交图样120,以盖住和限定相应的PMOS区i^。相应的光刻工艺可 由光刻胶溶液涂覆、曝光以及显影的 一 系列工艺步骤组成。接下来，如图lc中所示，通过使用将相应的第一光刻胶图样 120作为蚀刻掩模进行蚀刻来移除没有被第一光刻胶图样120盖住 而是露出的区i或的第一多晶《圭层110。此后，如图ld中所示，移除已用过的第一光刻月交图才羊120,随 之可使用等离子灰化方法。因此，由剩下的第一多晶硅层在PMOS区域中形成第一栅电极110'。接下来，如图le中所示，通过光刻工艺形成第二光刻胶图样 130,以在顶部处盖住已形成的第一栅电才及110'并对其进行保护。此后，如图lf中所示，在NMOS区域中形成用于形成栅电招_ 的第二多晶硅层140，该NMOS区域是通过诸如LPCVD的方法形 成在另一侧上的另一区i或，且因此，形成第二多晶^圭层140，尤其 是在包括没有被第二光刻胶图样130盖住而是露出的NMOS区域的 部分中形成第二多晶硅层。如接下来的图lg中所示，通过诸如等离子灰化的方法来移除 第二光刻胶图样130。接下来，如图lh中所示，通过光刻工艺在第一4册电4及110'和 第二多晶硅层140上形成第三光刻胶图样150,以使其彼此隔开， 进而^f又盖^主和限定NMOS区i或和PMOS区i或的第一4册电4及110'。此后，如图li中所示，在保护已形成的第一4册电才及110'的同时， 通过使用将相应的第三光刻月交图样150作为蚀刻掩模的RIE方法等 进行蚀刻来移除围绕NMOS区域的第二多晶硅层140。4妄下来，如图lj中所示，通过诸如等离子灰化的方法移除已用 过的第三光刻月交图样150。因此，由剩下的第二多晶石圭层在NMOS区i或中形成第二4册电 极140'。乂人而，完成双4册电4及的形成过禾呈。然而，上述用于形成半导体器件的双4册电^^的传统方法可能存 在i午多问题。例如，由于制造工艺的复杂性降低了制造生产率，这是因为使用了第一至第三光刻胶图样120、 130、 150的三个掩才莫步骤。特别地，为了改进栅电极110'和140'的导电性，将p-型掺杂离 子注入到PMOS区域的4册电才及110'中，并且将n-型掺杂离子注入到 NMOS区域的4册电极140'中。但即使在这类离子注入的情形中也使 用了掩模技术，这部分地由于所执行的掩模步骤的次数而引入了增 加的工艺复杂性。此夕卜，PMOS和NMOS区域的才册电才及110'和140'老卩是以相同的方式形成的，且因此对通过每个区域的不同特性来获得性能改进 产生了限制。
技术实现思路
总的来说，本专利技术的示例性实施例涉及具有双栅电极的半导体 器件以及用于形成半导体器件的双栅电才及的方法。所4皮露的实施例 与现有技术相比提供了多个优点，包括4旦并不限于，通过减少掩模 步骤来改进制造生产率，以及通过制造具有不同厚度和材料状态的 PMOS和NMOS区i戈的斥册电才及来改进性能。根据一个示例性实施例，提出了一种用于形成半导体器件的双 才册电才及的方法，该方法包4舌以下步骤在半导体4于底的整个表面上 形成第 一 多晶硅层；在第 一 多晶硅层上形成第 一光刻胶图样以盖住 第一区域，第一区域是PMOS区域和NMOS区域中的一个；通过 使用第一光刻胶图样的蚀刻来移除第一多晶硅层的露出部分，仅剩 下第一区域中的第一多晶硅层；移除第一光刻胶图样；在剩下的第 一多晶硅层和半导体衬底的整个表面上形成第二多晶>5圭层；在第二多晶硅层上形成第二光刻胶图样，以盖住第一区域并盖住和限定与 第 一 区域不同的第二区域；通过使用第二光刻月交图样的蚀刻来移除8第二多晶硅层的露出部分，以剩下堆叠在第一区域中的第一和第二多晶硅层，并且剩下第二区域中的第二多晶硅层；以及移除第二光 刻月交图样。在另一个示例性实施例中，提供了一种具有双栅电极的半导 体。在所披露的实施例中，半导体器件包括堆叠在第一区域中的第 一和第二多晶硅层，以及堆叠在第二区域中的第二多晶珪层。通过 提供其中两个4册电才及中的 一个具有单层结构而另 一个具有双层结 构的器件，实现了对半导体性能的改进。提供本摘要以通过简化的形式引入对构思的选择，在以下的详 细描述中对这些构思进行进一步描述。本摘要并非旨在确定所要求 保护的主题的主要特性或基本特征，也并非旨在用作帮助确定所要 求-f呆护的主题的范围。另外的特4正将在以下描述中阐明，并且部分地乂人该描述中将是 显而易见的，或者可通过对在此的教导的实践来获知。本专利技术的特 征可通过在所附权利要求中具体指出的方法及组合来实现和获得。 本专利技术的特征从以下描述和所附权利要求中将变得更完全地显而 易见，或者可通过以下所阐述的本专利技术的实践来获知。附图说明从结合附图所给出的对示例性实施例的以下描述中，本专利技术的 示例性实施例的一些方面将变得显而易见，在附图中图la至lj相继示出了用于形成半导体器件的双栅电极的传统 方法的工艺横截面图；以及图2a至2h相继示出了根据一个示例性实施例的用于形成半导 体器件的双4册电极的方法的工艺才黄截面图。具体实施例方式在对实施例的以下详细描述中，参照了附图，这些附图以示例 的方式示出了本专利技术的特定实施例。在附图中，贯穿这多个4见图相 似的标号表示基本相似的部件。对这些实施例进行足够详细地描 述，以使本领域技术人员能够实践本专利技术。可采用其他实施例，并 且在不背离本专利技术的范围的前提下可估文出结构、逻辑和电的改变。 而且，应该理解的是，本专利技术的各种实施例尽管是不同的，但未必 是相互排斥的。例如，在一个实施例中描述的特定特征本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一多晶硅层，堆叠在第一区域中；第二多晶硅层，堆叠在所述第一区域中；以及第二多晶硅层，堆叠在第二区域中。

【技术特征摘要】
KR 2007-5-21 10-2007-00490321. 一种半导体器件，包括第一多晶硅层，堆叠在第一区域中； 第二多晶硅层，堆叠在所述第一区域中；以及第二多晶硅层，堆叠在第二区域中。2. —种用于形成半导体器件的双栅电极的方法，所述方法包括以 下步骤在半导体衬底的整个表面上形成第一多晶石圭层；在所述第 一多晶硅层上形成第 一光刻胶图样以盖住第一 区域，所述第一区域是PMOS区域和NMOS区i或中的一个；通过使用所述第 一光刻胶图样进行蚀刻来移除所述第一 多晶硅层的露出部分，^又剩下所述第 一 区域中的所述第 一多晶 硅层；移除所述第一光刻胶图样；在剩下的第一多晶硅层和所述半导体衬底的整个表面上 形成第二多晶硅层；在所述第二多晶石圭层上形成第二光刻胶图^=羊，以盖住所 述第 一 区域并且盖住和限定与所述第 一 区域不同的第二区域；通过使用所述第二光刻胶图样进行蚀刻来移除所述第二 多晶硅层的露出部分，剩下堆叠在所述第一 区域中的所述第一 和第二多晶硅层，并且剩下所述第二区域中的所述第二多晶硅 层；以及移除所述第二光刻胶图样。3. 根据权利要求1所述的器件，其中，所述第一多晶硅层和所述 第二多晶硅层以相同的材料状态形成。4. 根据权利要求2所述的方法，其中，以相同的材料状态形...

【专利技术属性】
技术研发人员：赵殷相，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]