本发明专利技术涉及一种半导体装置及其栅极和金属线路的形成方法。公开了具有栅极焊盘、或者具有用于保护栅极图案的虚拟栅极图案的半导体装置的栅极形成方法、对半导体装置提供电源并传送信号的金属线路形成方法、包括四重耦合接收器型输入输出缓冲器的半导体装置。公开的半导体装置在有源区域上形成有栅极，该栅极由在长度方向上延伸的栅极线路和栅极焊盘所构成的，栅极焊盘位于所述有源区域的外部、与在长度方向上延伸的所述栅极线路连结、并且其一边与所述栅极线路的一侧边缘的长度方向的延长线对齐，栅极能够适用虚拟栅极或辅助图案。并且，公开的半导体装置包括：由多个单元构成的块上提供彼此不同的电源的第一金属线路图案、和在所述第一金属线路图案之间向所述单元传送信号的第二金属线路图案，在所述第一金属线路图案之间的、没有形成所述第二金属线路图案的区域中，由在长度方向上至少分割为两个以上的图案形成虚拟金属线路图案的金属线路。
【技术实现步骤摘要】
本专利技术涉及半导体装置。更详细地说，本专利技术涉及具有栅极焊盘，或是具有用于保护栅极图案的 虚拟栅极图案的半导体装置的栅极形成方法、供给用于半导体装置的电源并传送信号的金属线路的形成方法、以及包含四重耦合接收器(Quad Coupled Receiver)型输入输出緩冲器的半导体装置。
技术介绍
一般地，半导体装置由多个晶体管、电容器、电阻等元件构成，在半导 体装置中形成用来电连接这些元件的布线。在设计半导体装置时，必须保证元件和布线的电特性、考虑工艺的影响、 确保结构的稳定性等。尤其是，随着半导体装置的高集成化，元件和布线的 图案和布局的重要性不断提高。尤其是，在所述设计时，M0S晶体管的栅极的图案也是重要的考虑事项。 M0S晶体管的栅极包含一体连接的栅极线路和栅极焊盘。其中，所谓栅极 焊盘是栅极线路和金属层(metal layer)被重叠，并且被设置为通过栅 极触点(contact)电连接的部分，具有考虑了重叠边缘(overlap margin) 的四角形状。作为一般的半导体装置的一个实例，MOS晶体管的栅极焊盘如图IA所示 形成。即，在构成M0S晶体管区域的有源区域10的上部形成栅极线路GL， 并在其端部形成栅极焊盘12，在栅极线路GL两侧的有源区域10上形成构成 源极和漏极的触点BLC1,在栅极焊盘12上形成用来与上部的金属线路(未 图示)电连接的触点BLC2。其中，将栅极焊盘12设置为其一边与栅极线路GL的延长端部具有台阶 高差，并与栅极线路GL的延长端部连接。接下来，图1B和图1C例示了在同一有源区域10上形成两个以上栅极6的MOS晶体管的图，各栅极线路GL的长度彼此不同，将各栅极焊盘12设置 为其一边与栅极线路GL的延长端部具有台阶高差，并与栅极线路GL的延长 端部连接。并且，以其接触的栅极线路GL为基准将各栅极焊盘12设置在同 一方向上。图1A至图1C的栅极图案具有能够使图2的布局结构中、M0S晶体管之 间的布线连接最'J、化，并且减小布局面积的效果。图2例示规定的M0S晶体管集成而构成一个电路的情形。其中，半导体 装置可以具有在有源防护板20所限定的一个阱区域22内成一列地设置相同 类型的M0S晶体管的结构。各栅极焊盘12所具有的形状为如MOS晶体管TR1那样靠近各栅极线 路GL,或者如晶体管TR2那样设置在其它相邻的有源区域10的外部上，并 且通过使其一边的一部分延伸，而与该栅极线路GL连接。并且，各有源区 域10还根据如晶体管TR1、 TR2那样的MOS晶体管之间的连接关系，在阱区 域22内不规则地设置。如图2那样设置晶体管TR1、 TR2时，在晶体管TR1的漏极(或者源极) 区域与晶体管TR2的栅极电连接的情形下，连接布线的长度被最小化。但是，图1和图2的情形下，各晶体管的栅极在栅极线路与栅极焊盘连 接的部分有很多弯曲成直角的拐角，即临界点(critical point)。临界点 变多，则工艺余量减少，布局时的电阻变大，从而使晶体管的电路特性降低。另外，为了使晶体管间的布线连接最小化而如图2那样不规则地设置多 个有源区域10时，如GT1至GT4的各晶体管的栅极焊盘区域12与有 源防护板20之间的距离彼此不同，如ATI和AT2的各晶体管的有源 区域10与有源防护板20之间的距离彼此不同。另外，相邻的晶体管的各栅极之间的空间也如a、 b和c那样 不同。于是，根据多数栅极的密度差将各晶体管的栅极的线宽设置为分别不 同。这样，栅极的线宽的变化作为使晶体管的电特性发生变化的原因而起作 用，存在着难以进行用于确保均匀线宽变化的OPC (Optical Proximity Correction:光学邻近4交正)才喿作的问题。另一方面，在设计包含所述栅极的布线时，实现布线的物理稳定性、电 稳定性也很重要。参照图3，在一般的半导体装置中设置多个块单元BC1至BC4，块单元BC1至BC4是在边缘电路区域中集成单位单元UC形成的，在各块单元BC1 至BC4中，平行设置提供电源电压VDD和接地电压VSS的电源金属线路图案 1，不规则地设置传送块单元之间的路径信号的信号金属线路图案2。在形成所述电源金属线路图案1或者信号金属线路图案2的工序中，在 形成了金属线路图案1、 2之后，形成氧化膜，然后进行用来平坦化的化学 机械研磨(Chemical Mechanical Polishing: CMP)工序。但是，如图3所示，在金属线路图案l、 2之间的空间(Space)彼此不 同的情形下，由于平坦化工序，在图案密度低的区域中产生凹陷(Dishing) 现象而使金属被蚀刻。从而，如图3所示设置金属线路图案的情形下，存在 着难以确保金属线路图案的稳定性的问题。为了确保所述金属线路图案的稳定性，与图3相对应，如图4所示，可 以在金属线路图案1、 2之间设置虚拟金属线路图案3。在图4的情形下，以与金属线路图案1、 2的长度方向平行的条形，形 成设置在金属线路图案1、 2之间的虚拟金属线路图案3。并且，虚拟金属线 路图案3具有由设计规则定义的规定的宽度W和与相邻的金属线路图案1、2 的长度相对应的长度L。但是，在图4的情形下，在工序中的粒子P在金属线路图案1、 2和虛 拟金属线路图案3之间形成桥接的情形下，由此造成不合格。另一方面，在设计所述布线时，考虑M0S晶体管的电特性也是重要的事项。为了实现具有M0S晶体管的半导体装置的输入输出緩沖器的迅速应答特 性，在设计时必须强化其噪声(Noise)特性，还必须将输入输出緩沖器中 使用的电源线设计为不受噪音的影响。在高速运行的半导体装置中，主要使用如图5所示的四重耦合接收器 (Quad Coupled Receiver)型输入输出緩冲器，其具有对基准电压VREF和 输入信号IN进行比较放大的差动放大结构。具有这样的差动放大结构的四重耦合接收器型输入输出緩冲器中，构成 差动对或者电流镜的两个MOS晶体管〈M11、 M21〉、 <M12、 M22>、 <M31、 M41>、 < M32、 M42〉的电特性如果各不相同，则不能进行正常的差动放大。但是，因为在电路结构上，MOS晶体管的沟道长度只能是彼此不同，所 以如图6所示，相邻设置构成输入输出緩冲器的、具有彼此不同的沟道长度的M0S晶体管时，各M0S晶体管的电特性与期望值不同。具体地说，M0S晶体管对M12、 M22和M0S晶体管对M32、 M42如图6所 示按照M12、 M32、 M22、 M42的顺序设置成一列，在M0S晶体管M12—侧 和MOS晶体管M42 —侧，分别设置MOS晶体管TR1、 TR2。各MOS晶体管的有源区域之间的图案是虚拟栅极GD， MOS晶体管TRl、 TR2相当于图5的输入输出緩冲器中不要求相同电特性的MOS晶体管M5、 INV1、 INV2。如图6所示，将具有彼此不同的沟道长度的MOS晶体管对M12、 M22和 MOS晶体管对M32、 M42设置为相互差开，在各MOS晶体管之间设置用来使栅 极G的临界尺寸(Gate Critical Dimension)的变化最小化的虚拟栅极GD。然而，通过在一个MOS晶体管例如M12的两侧设置宽度不同的其它MOS 晶体管T本文档来自技高网...
【技术保护点】
一种半导体装置的栅极形成方法，其特征在于，包括：在有源区域上形成沿长度方向延伸的栅极线路的步骤；以及形成栅极焊盘的步骤，该栅极焊盘位于所述有源区域的外部，与沿长度方向延伸的所述栅极线路连接、并且其一边与所述栅极线路的一侧边缘的长度方向的延长线对齐。
【技术特征摘要】
KR 2007-4-30 42250/07;KR 2007-5-11 46255/07;KR 2001. 一种半导体装置的栅极形成方法，其特征在于，包括 在有源区域上形成沿长度方向延伸的栅极线路的步骤；以及 形成栅极焊盘的步骤，该栅极焊盘位于所述有源区域的外部，与沿长度方向延伸的所述4册极线^各连接、并且其一边与所述栅极线3各的一侧边缘的长 度方向的延长线对齐。2. 如权利要求1所述的半导体装置的栅极形成方法，其特征在于，在 相同的所述有源区域上，形成多个包括所述栅极线路和所述栅极焊盘的所述 栅极，在相互对称或者以所述有源区域为中心在长度方向上相背离并且对称 的方向上，形成相邻的所述栅极的所述各栅极焊盘。3. —种半导体装置的栅极形成方法，包括在多个各有源区域上形成至少一个以上沿长度方向延伸的栅极线路的 步骤；以及形成栅极焊盘的步骤，该栅极焊盘与每一个栅极线路相对应，并且在延 伸到所述有源区域外部的所述栅极线路的端部，与沿长度方向延伸的所述栅 极线路连接，并且其一边与所述栅极线路的一侧边缘的长度方向的延长线对 齐，其特征在于，所述多个栅极焊盘与预先确定的边界位置隔着规定间隔而排列。4. 如权利要求3所述的半导体装置的栅极形成方法，其特征在于，对 于所述各有源区域形成多个包括所述栅极线路和所述栅极焊盘的栅极，在相 互对称或者以所述有源区域为中心、在长度方向上相背离并且对称的方向 上，形成相邻的所述栅极的所述栅极焊盘。5. 如权利要求3所述的半导体装置的栅极形成方法，其特征在于，所 述边界位置由包围多个所述有源区域和所述栅极的有源防护板来确定。6. 如权利要求3所述的半导体装置的栅极形成方法，其特征在于，所 述各有源区域的一侧相对于所述边界位置隔着规定间隔而排列。7. 如权利要求3所述的半导体装置的栅极形成方法，其特征在于，在线路的长度方向的延长线上还形成栅极虚拟图案。8. —种半导体装置的栅极形成方法，其特征在于， 在构成晶体管的有源区域上形成栅极，在与所述栅极的至少一个侧面相邻的、所述有源区域的外部区域，形成 虚拟栅极图案，在所述虚拟栅极图案的长度方向的端部或者以所述虚拟栅极图案为中 所述虛拟栅极图案的辅助图案。9. 如权利要求8所述的半导体装置的栅极形成方法，其特征在于，在所述栅极的长度彼此不同的相邻的晶体管之间，形成所述虚拟栅极图案，将 所述辅助图案形成为在由所述栅极的长度差所形成的空间中延伸。10. 如权利要求8所述的半导体装置的栅极形成方法，其特征在于，在 相邻的晶体管之间形成至少两个以上所述虚拟栅极图案，两个以上所述虛拟 栅极图案相互面对的边的一部分由所述辅助图案连接。11. 如权利要求8所述的半导体装置的栅极形成方法，其特征在于，将 所述虚拟栅极图案形成为与所述栅极具有相同的长度，该栅极一体形成有所 述有源区域上的栅极线路和所述有源区域外部的栅极焊盘。12. 如权利要求11所述的半导体装置的栅极形成方法，其特征在于， 在所述虚拟栅极图案的长度方向的一个端部形成所述辅助图案，将所述辅助 图案形成为...
【专利技术属性】
技术研发人员：柳男圭，金豪龙，崔源尊，金在焕，姜升贤，尹英熙，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]
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