半导体存储装置制造方法及图纸

一种半导体存储装置，在其半导体芯片上通过至少１层绝缘膜而配置多根引线的内部引线，使该内部引线与上述半导体芯片电绝缘。该半导体存储装置包括：在夹在多个存储阵列中间的上述半导体芯片的大致中央部分轴对称地成２列排列至少用于数据输入输出用的焊盘，和各自与上述内部引线和上述焊盘连接的焊丝。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储装置，特别是涉及适合于LOC(lead-on-chip)结构的多位构成的动态RAM(随机存取存储器)等存储器的半导体存储装置。将半导体芯片与各引线一起包封在封装里，采用称之为引线在芯片之上(LOC)的封装结构的动态RAM已为众所周知。这种LOC结构的动态RAM已公开于，例如JP-A-3-214669、USP5068712。就LOC结构来说，使引线图形通过绝缘层粘合在半导体芯片的表面上。在现有技术中，这种构造如JP-A-3-214669所示的那样一般是在芯片的中央部分沿芯片的纵向配置一列焊盘。此外，在USP5068712中公开了在芯片中央部分按2列配置焊盘，即地址数据用的焊盘的情况。通常由于要求半导体存储装置高密度化，随着焊盘数目的增加，芯片尺寸就缩小了。而且，例如对于所谓同步动态型RAM，为了对付进行高速读/写动作发生的噪声(亦即，为防止由噪声产生的误动作)，在每隔预定数目的输入输出电路都设置着电源VCC、VSS用的端子。因此，除输入输出电路用焊盘外，还要设置多个电源端子用焊盘。并且，为了使输出MOS能高速驱动比较大的负载，必须流过比较大的驱动电流，与此相对应需要形成较大的尺寸，故输出电路的焊盘间距就变大了。因此，在焊盘列长度变长后仍要求芯片小形化的问题未得到解决，这是问题的关键。另外，在组装基片的外侧和内侧都安装RAM的场合(两面组装的情况)，对于内侧的RAM来说，除了外侧用的RAM之外，有另外进行掩模校正、重装内侧用的RAM芯片的方法。另一方面，作为最简单的方法，如附图说明图1所示，内侧用RAM引线框架的外引线16的弯曲方向与外侧用的RAM的弯曲方向相反也是可以的。但是，图1这样LOC构造因树脂模压件12的厚度在引线侧与芯片侧不同，故如图1那样内侧用RAM的外部引线的弯曲方向与外侧用RAM相反的话，加在树脂和芯片10上的应力对外侧RAM和内侧RAM就不同了。其结果，长期使用时就有内侧RAM的外部引线根部发生断裂、容易折断等耐久性问题。本专利技术的目的是提供一种不管焊盘列的长度和/或焊盘个数的增加的影响均可做到芯片尺寸小型化的半导体存储装置。本专利技术的另一个目的是提供一种能在得到高集成度而不降低耐久性的同时不改变或添加制造工艺的两面组装芯片的半导体存储装置。按照本专利技术的一个方案，提供了一种通过至少1层绝缘膜在半导体芯片上配置多根引线的内引线以使该内引线与上述半导体芯片电绝缘的半导体存储装置，它包括挟在存储阵列内的上述半导体芯片的大致中部、按轴对称成2列排列的、至少用于数据输入输出的焊盘;以及分别与上述内引线和上述焊盘连接的焊丝。按照这种结构，由于能缩短焊盘列，故能够在缩小这部分芯片的大小的同时，用与正面组装的相同的丝焊工艺达到背面组装用的RAM。根据本专利技术的一个实施例，上述成2列排列的焊盘中的一列焊盘与另一列焊盘的间距是足以按钉头状焊接形成上述各焊丝的距离。根据本专利技术的一个实施例，还有设置在上述成2列排列的焊盘中一列与另一列之间的至少一个输入输出用的缓冲器。由于如上所述在2列并行的焊盘之间配置输入输出用缓冲器，故可以有效地利用由2列焊盘所产生的空余空间。根据本专利技术的一个实施例，还有设置在上述成2列排列的焊盘中一列与另一列之间、为保持用于驱动输出MOSFET的升压电压的平滑电容器。因而，由于配置平滑电容器，就能够有效地利用采用2列焊盘所产生的空余空间。根据本专利技术的一个实施例，在与上述成2列排列的焊盘的大致同一直线上，成2列排列存取数据用的焊盘。这样，可使沿芯片在该焊盘的列方向的长度缩短。根据本专利技术的一个实施例，将上述按2列排列焊盘的一列的各个焊盘排列在另一列关连的两个相邻焊盘之间。因而，可以使该2列焊盘的列间宽度缩小。根据本专利技术的另一个方案提供了一种半导体存储系统，该系统包括基片，以及各自的主表面与反面通过该基片面对面地安装在该基片的一面和另一面上的上述方案的2个半导体存储装置。也就是说，虽然因两面组装这种半导体存储装置而使成2列配置的焊盘对外侧半导体存储装置和内侧半导体存储装置变为相反，但是由于该2列配置的焊盘是作为数据输入输出用的，故在存储动作上没有任何问题。因此，对外侧半导体存储装置和内侧半导体存储装置来说，外引线的弯曲方向是同样的，引线的耐久性不成问题。并且，对外侧半导体存储装置和内侧半导体存储装置，也无须校正RAM芯片的掩模。根据本专利技术的再一个方案方提供了一种半导体存储装置的系统，它包括由上述结构的多个半导体存储装置构成的半导体阵列、控制上述半导体阵列的数据写入/读出的中央处理装置，以及连接上述中央处理装置和上述半导体阵列的接口电路。图1为两面组装的现有技术的LOC构造的半导体存储装置的侧视剖面图。图2是表示按本专利技术半导体存储装置的一个实施例的存储器底板(mat)及其外围电路部分的简略结构框图;图3是图2的外围电路部分的局部放大图;图4是为说明图2外围电路部分的数据输入输出焊盘和输出MOSFET以及输入缓冲器的位置关系图;图5是表示图2外围电路部分的输出MOSFET的另一种配置实例图。图6A是为说明本专利技术半导体存储装置一个实施例的焊盘和引线框架及焊丝间关系的平面图;图6B是为说明两面组装图6A的半导体存储装置时，进行内侧组装时的焊盘和引线框架及焊丝间关系的平面图;图7表示两面组装本专利技术半导体存储装置情况的结构的侧视剖面图;图8A、9A是为说明两面组装图6A的半导体存储装置的情况下外侧组装时的焊盘和引线的关系图;图8B、9B是为说明两面组装图6A的半导体存储装置的情况下，内侧组装时的焊盘和引线的关系图;图10是为说明本专利技术半导体存储装置的另一个实施例的焊盘和引线框架及焊丝之间关系的平面图;图11是为说明本专利技术半导体存储装置的再一个实施例的焊盘和引线框架及焊丝之间关系的平面图;图12是表示适用于本专利技术的动态RAM(DRAM)一实施例的主要部分的结构图;图13是表示使用本专利技术的半导体存储装置的计算机系统的存储器安放部件的透视图;以及图14是表示用本专利技术的半导体存储装置的DRAM控制系统的结构框图。以下将参照附图，详细说明本专利技术的半导体存储装置的实施例。下面的各实施例使本专利技术适用于DRAM。图2是表示本专利技术半导体存储装置一个实施例的存储器底板以及外围电路部分的简略结构的电路框图，该图中的各电路块是由公知的半导体集成电路制造技术，在单晶硅那样的一个半导体基片上形成的。该图的各电路块大体上合在一起描绘了半导体基片上的实际几何配置。本实施例中，为防止随着存储器容量增大而使芯片大型化所导致的控制信号及存储器阵列驱动信号的各种布线长度变长造成的操作速度变慢等问题，按以下方式配置了构成RAM的存储阵列部件和执行其地址选择等的外围部件。在该图中设置由芯片纵向中部和横向中部形成的十字型区域。该十字型区内主要配置着外围电路，并由长度方向的纵向中部分分为两部分，设置存储体(Bank)0和1。上述存储体0和1又由横向中央部分分别一分为二。这样，在芯片的纵向和横向的中央部位设置十字型区域，在各存储体内形成存储器阵列和读出放大器。不作为特别限制，但上述4个存储器阵列，如后所述，各自具有，例如约4M位的存储容量。与此对应，4个存储器阵列总体上具有约16M位的大存储容量。每个存储器阵列设置了本文档来自技高网...

【技术保护点】
一种半导体存储装置，在其半导体芯片（１０）上通过至少一层绝缘膜（１４）而配置多根引线（１５）的内部引线（１７），使该内部引线与上述半导体芯片电绝缘，该半导体存储装置包括： 夹在存储阵列中间的上述半导体芯片的大致中央部分，轴对称地按２列排列的、至少用于数据输出输入用的焊盘（２２）；以及 与上述内部引线和上述焊盘分别连接的焊丝（１８）。

【技术特征摘要】
JP 1993-6-11 166461/931.一种半导体存储装置，在其半导体芯片(10)上通过至少一层绝缘膜(14)而配置多根引线(15)的内部引线(17)，使该内部引线与上述半导体芯片电绝缘，该半导体存储装置包括夹在存储阵列中间的上述半导体芯片的大致中央部分，轴对称地按2列排列的、至少用于数据输出输入用的焊盘(22)；以及与上述内部引线和上述焊盘分别连接的焊丝(18)。2.按照权利要求1的半导体存储装置，其中，上述成2列排列的焊盘中的一列焊盘与另一列焊盘之间的间隔是足以按钉头状焊接形成上述各焊丝的距离。3.按照权利要求1的半导体存储装置，还包括设置在上述成2列排列的焊盘中的一列和另一列之间的至少一个输入输出用缓冲器(2)。4.按照权利要求1的半导体存储装置，还包括设置在上述成2列排列的焊盘中一列和另一列之间的为保持因驱动输出MOSFET的升压电压的平滑用电容器(6)。5.按照权利要求1的半导体存储装置，还包括设置在上述成2列排列的焊盘之一列的焊盘间、与上述数据输入输出用的焊盘连接的输出M...

【专利技术属性】
技术研发人员：谷广喜，柴田健，
申请(专利权)人：株式会社日立制作所，日立装置工程株式会社，
类型：发明
国别省市：JP[日本]