半导体存储装置制造方法及图纸

在一个半导体存储装置中，不受制作工艺起波的影响，实现高速的数据放大。公用数据线对的电位被差分放大器的电流负反馈设定在基准电压。以此方式降低了公用数据线对内的信号幅度。用负反馈环内的晶体管将来自存储单元的电流转变为电压。即使差分放大器的偏置电压有起伏，也可以降低公用数据线对内的信号幅度，以低电功耗实现高速数据放大。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体存储装置，特别涉及一种数据线信号幅度小并能快速读出存储单元中数据的半导体存储装置。作为一种能快速读出贮存在存储单元中的数据的半导体存储装置，众所周知，已在1992 IEEE International Solid State Circuit Conference，Digest of Technical Papers，PP208-209叙述。为缩短用于从有两条线(即数据线对)的半导体存储装置读出数据的地址访问时间，一般来说，降低数据线中的信号幅度是有用的。用△V代表数据线中的信号幅度，用C代表数据线的寄生电容，用I代表驱动数据线流经晶体管的电流，则改变数据线电位所需的时间t由下式给定t＝C△V/I。因而，时间t通过信号幅度△V降低而缩短，就可实现高快运作。根据已有技术，为了缩短数据线中信号幅度，采用电流敏感型读出放大器，将流经存储单元的电流输入到读出放大器，并在该读出放大器内将电流变换成电压。可以说，已有技术的实例对在一定范围内实现半导体存储装置的高速运作是有用的。然而深入研究的结果表明在已有技术实例中欲提高速度受到下列原因的限制。即，在已有技术实例中所用的读出放大器中，当构成读出放大器的MOSFET特性有起伏，读出放大器的偏置电压增加时，则延迟时间变长。例如，当构成读出放大器的P沟MOSFET对的阈值电压互不相同时，增益延迟时间显著变长。例如，阈值电压相差20mV，会使延迟时变长大约2ns。该阈值电压之差进一步大于50mV，该读出放大器就到了不能工作的程度。往往是两只MOSFET的阈值电压相互间绝不会完全一致，两者间平均相差大约20mV。因而，使用已有技术的读出放大器，由于阈值电压间的差异，而难以摆脱延迟时间的增长。即，已有技术的读出放大器存在一个问题，在阈值电压没有差异的情况下，虽然可增加数据线中信号幅度，来实现高速放大，但在相反的条件下，当偏置电压大时，该延迟时间则变长。根据本专利技术的一种实施方案(参见图2);存储单元(1)的数据线对(2、3)通过选择开关(6、7)与公用数据线对(8、9)相连接;此公用数据线对(8、9)分别与两只读出MOSFET(41、42)的漏极相连接。这两只读出MOSFET(41、42)的栅电极分别与差分放大器(10、11)的输出端相连接，以设定公用数据线对(8、9)的电位;将基准电压(Vref)输入到这两个差分放大器10、11的负输入端(-);以及将公用数据线对(8、9)分别与这两个差分放大器(10、11)的正输入端(+)相连接。进一步，根据此实施方案，输入到该差分放大器正输入端(+)的基准电压(Vref)高于电源电压(Vcc)，也高于电源电压与读出MOSFET(41、42)的阈值电压(Vth)之差。即满足下列条件，Vcc-Vth＜Vref，因此其特征在于该读出MOSFET(41、42)工作在饱和区。即，可将流经存储单元(1)的电流转变为与差分放大器(10、11)偏置电压无关的电压，那是由于读出MOSFET(41、42)工作在与漏极电压的变化无关的漏极电导不变化的区域。此条件是由下述条件导出的，从读出MOSFET(41、42)的栅电压的最大值(即该差分放大器(10、11)的最大输出电压Vcc)减去阈值电压所得到的值(Vcc-Vth)大于该读出MOSFET(41、42)的漏-源电压VDS(Vref)，因此使该读出MOSFET(41、42)工作在饱和区。根据本专利技术的有代表性的实施方案(图2)，每个差分放大器(10、11)与一个相应的读出放大器(41、42)构成一个反馈电路，控制该读出MOSFET的栅电压，使公用数据线对(8、9)的电位固定在与基准电压(Vref)相同的数值。所以，由于公用数据线对(8、9)的电位都保持在接近于基准电压(Vref)的数值，这样就可使两者的电位差维持很小的数值，因而可得到缩短延迟时间的效果。现在说明将流经存储单元(1)的电流△I转变为与差分放大器10、11的偏置电压无关的、正比于该电流的电压的动作过程。在图2中，在没有电流(△I)流过存储单元(1)的状态下，流过数据线对(2、3)，公用数据线对(8、9)及读出MOSFET(41、42)的电流用I0代表。当字线(32)被选时，有流电△I流过存储单元(1)，那么流经数据线(2)、公用数据线(8)及读出MOSFET(41)的电流则变为I0-△I。用β41和β42代表MOSFET(41、42)的电导;用V1(VGS41)和V2(VGS42)代表其栅电压;用Vth41，Vth42代表其阈值电压;以及用Voff10和Voff20代表差分放大器的偏置电压，公用数据线对的电位，即MOSFET(41、42)的漏-源电压分别由Vref+Voff10和Vref+Voff20给定。在此时刻，因为MOSFET(41、42)工作在饱和区，流经各晶体管的漏极电流，与各自的漏-源电压Vref+Voff10和Vref+Voff10无关，由下列方程给定;I0-△I＝β41/2(VGS41-Vth41)2(1)I0＝β42/2(VGS42-Vth42)2(2)所以，该MOSFET(41、42)的栅电压V1(＝VGS41)和V2(＝VGS42)分别由下列方程给定;V1＝VGS41＝Vth41+2(Io-ΔI)Bd1]]>(3)V2＝VGS42＝Vth42+2I0Bd2]]>(4)当制作MOSFET(41、42)时，使MOSFET(41)的沟道长度L和沟道宽度W高精度地与MOSFET(42)的沟道长度L和宽度W一致，MOSFET(41、42)的电导β41和β42也高精度地互相一致。另一方面，若MOSFET(41、42)的电导β41和β42＝β设定在令人满意的小数值，使得MOSFET(41)的栅-源电压随流过存储单元(1)的电流的变化2△I/β]]>大于MOSFET(41、42)的阈值电压差Vth42-Vth41，则得到下列方程 如上所述，流经存储单元(1)的电流(△I)造成MOSFET(41、42)的栅-源电压的电压差V2-V1。该电压差V2-V1由后级差分放大器(45)进一步放大。因此，根据本专利技术有代表性的实施方案(图2)，可以消除读出放大器中MOSFET的阈值电压和偏置电压的影响，减小公用数据线对中的信号幅度，高速地放大贮存在存储单元中的信息。本专利技术的一个目的在于解决已有技术实例的问题，消除读出放大器中的MOSFET的阈值电压和偏置电压的影响，减小数据线中的信号幅度并以高速放大贮存于存储单元中的信息。从下列一些优选实施例可明了本专利技术的其它目的和特征。附图说明图1A是解释使用本专利技术的差分放大器来减小公用数据线对中的信号幅度效果之原理的电路图;图1B是解释使用本专利技术的差分放大器来减小公用数据线对中的信号幅度效果之原理的另一个电路图;图2是表示本专利技术第1实施例的电路图，图中的本专利技术被用于具有静态存储单元的半导体存储装置;图3A是表示图2所示本专利技术第1实施例之效果与已有技术方法所得之效果相比的模拟结果的意示图;图3B是表示图2所示本专利技术第1实施例之效与已有技术方法所得之效果相比较的模拟结果的另一意示图;图4是表示图2所示第1实施例的更具体的实施方案的本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于包括：多个存储单元；多个与所说的多个存储单元相连接的数据线对；一对与所说的多个数据线对相连接的公用数据线对；一个第１差分放大器，其正输入端与所说的公用数据线对之一相连接，而基准电压施加于它的负输 入端；一个第２差分放大器，其负输入端与所说的公用数据线对的另一数据线相连接，而基准电压施加于它的正输入端；一个第１晶体管，其输入电极与所说的第１差分放大器的输出相连接，而其输出电极与所说的公用数据线对之一相连接；以及一个第２晶体 管，其输入电极与所说的第２差分放大器的输出相连接，而其输出电极与所说的公用数据线对的另一数据线相连接。

【技术特征摘要】
JP 1993-12-3 303766/931.一种半导体存储装置，其特征在于包括多个存储单元；多个与所说的多个存储单元相连接的数据线对；一对与所说的多个数据线对相连接的公用数据线对；一个第1差分放大器，其正输入端与所说的公用数据线对之一相连接，而基准电压施加于它的负输入端；一个第2差分放大器，其负输入端与所说的公用数据线对的另一数据线相连接，而基准电压施加于它的正输入端；一个第1晶体管，其输入电极与所说的第1差分放大器的输出相连接，而其输出电极与所说的公用数据线对之一相连接；以及一个第2晶体管，其输入电极...

【专利技术属性】
技术研发人员：石桥孝一郎，植田清嗣，小宫路邦，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]