有增强可控性能的先进先出缓冲存储系统技术方案

ＦＩＦＯ缓冲存储系统，包括：Ｎ个串接ＦＩＦＯ缓存器；产生第二时钟信号的时钟；第一控制装置，用来在对来自各缓存器的充满旗标信号作出响应并在少于（Ｎ－１）个缓存器充满时产生与第一时钟信号同步的写入信号；第二控制装置，用来在对来自各缓存器的全空旗标信号作出响应并在存入了输入数据的前三个缓存器非全空状态时产生与第二时钟信号同步的读出信号以启动读出操作，及在对写入和终止信号作出响应时，在最后一位输入数据从缓存器读出后终止读出操作。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及先进先出(FIFO)缓冲存储系统，较具体地说，涉及一种能够对其的写入和读出操作进行有效控制的改进型FIFO缓存系统。众所周知，FIFO缓存系统广泛地使用于各种电子或电气应用之中。普通的FIFO缓存系统至少含有一个FIFO缓中存储器，适合于暂时地存付传送来的输入数字数据，这些数据例如是以具有可变的或较高的比特率的不连续比特数据流的形式传送来的，它可以转换成具有较低的恒定比特率的连续比特数据流。由于硬件的有限数据容量，为了适用于输入和输出数字数据之间的比特率差异，FIFO缓存系统一般使用多个FIFO缓冲存储器。在此种情形下，各缓冲存储器是以串接的方式或纵向扩展的方式排列的。众所周知，在这样的排列方式下，输入数字数据是依次地存入(或写入)各FIFO缓冲存储器中的，从缓中器的输出(或读出)也是以同样的方式，以产生与输入数字数据相同的输出数字数据。然而，由于采用这种串接FIFO缓冲存储器的普通FIFO缓存系统直到其中的FIFO缓冲存储器完全被充满或完全变空之前一直在执行写入或读出操作，所以如果在FIFO缓冲存储器的某一个中同时执行写入和读出操作，就有可能造成写入读出数据串之本文档来自技高网...

【技术保护点】
一种用来暂时存储由数据发生源产生的输入数字数据并产生具有恒定比特率的输出数字数据的先进先出（ＦＩＦＯ）缓冲存储系统，其中的数据发生源提供第一时钟信号和终止信号以表明产生了输入数字数据的最后一个数位，该系统包括： Ｎ个串接的ＦＩＦＯ缓冲存储器，每个串接ＦＩＦＯ缓冲存储器在对写入信号作出响应时依次地存入输入数字数据，在对读出信号作出响应时依次地产生输出数字数据，还产生包括分别代表各自的充满状态和全空状态的充满旗标信号和全空旗标信号，Ｎ是一个大于３的正整数； 一个用来产生第二时钟信号的时钟； 第一控制装置，它用来在对来自各串接ＦＩＦＯ缓冲存储器的充满旗标信号作出响应时，并在少于（Ｎ...

【技术特征摘要】
KR 1993-10-28 22615/931.一种用来暂时存储由数据发生源产生的输入数字数据并产生具有恒定比特率的输出数字数据的先进先出(FIFO)缓冲存储系统，其中的数据发生源提供第一时钟信号和终止信号以表明产生了输入数字数据的最后一个数位，该系统包括N个串接的FIFO缓冲存储器，每个串接FIFO缓冲存储器在对写入信号作出响应时依次地存入输入数字数据，在对读出信号作出响应时依次地产生输出数字数据，还产生包括分别代表各自的充满状态和全空状态的充满旗标信号和全空旗标信号，N是一个大于3的正...

【专利技术属性】
技术研发人员：朴龙圭，
申请(专利权)人：大宇电子株式会社，
类型：发明
国别省市：KR[韩国]