【技术实现步骤摘要】
本专利技术涉及非易失性半导体装置。特别是涉及在多值存储的写入动作和读出动作中所用的读出放大器。由于非易失性半导体存储装置有着即使切断电源数据也不会消失的优点，故近年来其需要大幅度地增长。身为可用电气方式一揽子抹掉的非易失半导体装置的快速存储器与2晶体管式的字节型非易失性半导体存储装置不同，它可用一个晶体管构成存储单元。其结果是可以减小存储单元，因而可以期待着用于代替大容量的磁盘等等的用途。首先，对本身就是现有的非易失性半导体存储装置的NAND型快速存储器进行说明。即如图8(a)所示，把用具有浮置栅的MOS晶体管构成的非易失性的存储单元M1～M16串联连接起来，把其一端介以选择晶体管Q1”连接到位线BL上，把另一端介以选择晶体管Q2”连接到公共源极线S上。各个晶体管都形成于同一个阱W上。每一存储单元M1～M16的控制电极都连到字线WL1～WL16上，选择晶体管Q1”的控制电极连到选择线SL1上，选择晶体管Q2”的控制电极被连到选择线SL2上。各个存储单元M1～M16分别具有与所保持的数据相对应的阈值。这一阈值在保持“O”数据时为0伏以上5伏以下，在保持“1”数...
【技术保护点】
一种非易失性半导体存储装置，在具有分别保持第１数据和第２数据的第１触发器电路和第２触发器电路和已连到这些触发器电路上的位线及存储单元，其特征在于：用第１触发器电路进行下位位的读出和数据装入、用第２触发器电路进行上位位的读出和数据装入。２．权利要求１所述的非易失性半导体存储装置，其特征在于：上述存储单元是保持２位以上的信息的多值存储单元。
【技术特征摘要】
JP 1995-5-16 116676/951.一种非易失性半导体存储装置，在具有分别保持第1数据和第2数据的第1触发器电路和第2触发器电路和已连到这些触发器电路上的位线及存储单元，其特征在于用第1触发器电路进行下位位的读出和数据装入、用第2触发器电路进行上位位的读出和数据装入。2.权利要求1所述的非易失性半导体存储装置，其特征在于上述存储单元是保持2位以上的信息的多值存储单元。3.权利要求1所述的非易失性半导体存储装置，其特征在于读出时以上位位的读出、下位的读出这样的顺序进行。4.权利要求1所述的非易失性半导体存储装置，其特征在于具有在下位位读出时，使下位位读出所用的锁存器数据的值根据上位位的数据而变化的手段。5.权利要求1所述的非易失性半导体存储装置，其特征在于写入时，以上位位、下位位的顺序写入数据。6.一种非易失性半导体存储装置，其特征在于由具有浮置栅极，并通过使其阈值取第1到第4范围的办法存储4值数据的存储单元(CELL)、已连接到上述存储单元上的位线(BLR、BLL、BLO、BLMO、BLLO)、已连到上述位线上的第1存储电路、已连到上述位线上的第2存储电路、和已连到上述第1和第2存储电路上的数据线构成，并且在读出数据时，在第1步中，检测上述阈值属于上述第1及第2范围或者上述第3及第4范围中的任何一个，并将检测结果保持于上述第1存储电路中，在第2步中，如果在上述第1步中已检查出上述阈值在于上述第1和第2范围中的任何一个之内...
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