半导体存储装置制造方法及图纸

提供一种在不使用备用存储单元时能使存取速度实现高速化的半导体存储装置。在ＳＤＲＡＭ中，当不使用备用选择线ＳＣＳＬ时，在互补列地址信号／ＣＡＤ０～／ＣＡＤ７被确定的时刻ｔ１开始对列选择线ＣＳＬ的访问，当使用备用选择线ＳＣＳＬ时，在冗余列译码激活信号／ＳＣＥ的电平被确定的时刻ｔ２之前停止对列选择线ＣＳＬ的访问。与在时刻ｔ２之前总是使对列选择线ＣＳＬ的访问停止的现有装置相比，能使存取速度实现高速化。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储装置，尤其是备有用于置换有故障的存储单元的备用存储单元并能以电的方式进行数据重写的半导体存储装置。图8是表示现有的同步型动态随机存取存储器(以下，称SDRAM)的结构的框图，图9是表示其主要部分的结构的电路框图。从图8和图9可以看出，该SDRAM备有时钟缓冲器51、控制信号缓冲器52、地址缓冲器53、模式寄存器54、及控制电路55。时钟缓冲器51由信号CKE激活，用于将外部时钟信号CLK传送到控制信号缓冲器52、地址缓冲器53及控制电路55。控制信号缓冲器52，以与来自时钟缓冲器51的外部时钟信号CLK同步的方式，将外部控制信号/CS、/RAS、/CAS、/WE、DQM传送到控制电路55。地址缓冲器53，以与来自时钟缓冲器51的外部时钟信号CLK同步的方式，将外部地址信号A0～A10及存储体选择信号BA传送到控制电路55。模式寄存器54用于存储由外部地址信号A0～A10等指示的模式。控制电路55，根据来自缓冲器51～53及模式寄存器54的信号生成各种内部信号，并对SDRAM的总体进行控制。该SDRAM还备有存储器阵列56a(存储体#0)；存储器阵列56b(存储体#1)；冗余存储器阵列RAM)57a、57b；读出更新放大器+输入输出控制电路58a、58b；行译码器59a、59b；列译码器60a、60b；冗余列译码器61a、61b；及输入输出缓冲器62。如图9所示，存储器阵列56a包含按行列状排列的多个存储单元MC；与各行对应设置的字线WL；与各列对应设置的位线对BL、/BL。存储器阵列56a包含例如1024条字线WL及256组位线对BL、/BL。众所周知，存储单元MC包含用于存取的晶体管及用于存储信息的电容器。字线WL用于传送行译码器59a的输出，并将所选择行的存储单元MC激活。位线对BL、/BL在与所选择的存储单元MC之间进行数据信号的输入输出。冗余存储器阵列57a，除列数比存储器阵列56a少之外，其结构与存储器阵列56a相同。存储器阵列56a与冗余存储器阵列57a具有相同的行数，字线WL由存储器阵列56a和冗余存储器阵列57a共用。现假定该冗余存储器阵列57a具有N+1(N为0以上的整数)个列。存储器阵列56a内存在故障列时，将该列置换成冗余存储器阵列57a的列。读出更新放大器+输入输出控制电路58a包含数据信号输入输出线对I、/IO(IOP)；与存储器阵列56a的各列对应设置的列选择线CSL；与冗余存储器阵列57a的各列对应设置的备用列选择线SCSL；与各列对应设置的列选择门63；读出更新放大器64及均衡器5。列选择门63包含连接在对应列的位线对BL、/BL与数据信号输入输出线对I、/IO之间的一对N沟道MOS晶体管。各N沟道MOS晶体管的栅极通过对应的列选择线CSL或备用列选择线SCSL与列译码器60a或冗余列译码器61a连接。当通过列译码器60a或冗余列译码器61a使列选择线CSL或备用列选择线SCSL上升为选择电平的「H」电平时，N沟道MOS晶体管导通，并将位线对BL、/BL与数据信号输入输出线对I、/IO连通。当读出放大器激活信号SE、/SE分别变为「H」电平和「L」电平时，读出更新放大器64将位线对L、/BL间的微小电位差放大到电源电源Vcc。当位线均衡信号BLEQ变为激活电平的「H」电平时，均衡器65将位线对BL和/BL的电位均衡为位线电位VBL。行译码器59a，根据来自控制电路55的预译码信号X0～X23，使1024条字线WL中的1条字线WL上升为选择电平的「H」电平。列译码器60a，根据来自控制电路55的预译码信号Y0～Y19，使256条列选择线CSL中的1条列选择线CSL上升为选择电平的「H」电平。冗余列译码器61a，根据来自控制电路55的预译码信号Z0～ZN，使N+1条备用列选择线SCSL中的1条备用列选择线SCSL上升为选择电平的「H」电平。存储器阵列56a和56b、冗余存储器阵列57a和57b、读出更新放大器+输入输出控制电路58a和58b、行译码器59a和59b、列译码器60a和60b、冗余列译码器61a和61b，分别具有相同的结构。如图8所示，数据信号输入输出线对IOP的另一端，与输入输出缓冲器62连接。输入输出缓冲器62，在写入模式时，将从外部供给的数据通过数据信号输入输出线对IOP供给到所选择的存储单元MC，在读出模式时，将从所选存储单元MC读出的数据输出到外部。下面，简单说明在图8和图9中示出的SDRAM的动作。在写入模式时，与所选择的存储体(例如#0)对应的译码器(在这种情况下为60a或61a)，使与预译码信号Y0～Y19或Z0～ZN对应的列的列选择线CSL或SCSL上升为激活电平的「H」电平，并使列选择门63导通。输入输出缓冲器62将从外部供给的写入数据通过数据信号输入输出线对I、/IO供给到所选列的位线对BL、/BL。写入数据是作为位线对BL、/BL间的电位差供给的。然后，行译码器59a使与预译码信号X0～X23对应的行的字线WL上升为选择电平的「H」电平，并将该行的存储单元MC激活。将其量与位线对BL或/BL的电位对应的电荷存储在所选存储单元MC的电容器内。在读出模式时，首先使位线均衡信号BLEQ下降为非激活电平的「L」电平，使均衡器65变成非激活状态，停止对位线对BL、/BL的均衡。行译码器59a使与预译码信号X0～X23对应的行的字线WL上升为选择电平的「H」电平。位线对BL、/BL的电位仅根据被激活的存储单元MC的电容器的电荷量作微小量的变化。接着，读出放大器激活信号SE、/SE分别变为「H」电平和「L」电平，将读出更新放大器64激活。当位线BL的电位仅比位线/BL的电位高微小量时，将位线BL的电位提高到「H」电平，将位线/BL的电位降低到「L」电平。反之，当位线/BL的电位仅比位线BL的电位高微小量时，将位线/BL的电位提高到「H」电平，将位线BL的电位降低到「L」电平。下一步，列译码器60a或61a使与预译码信号Y0～Y19或Z0～ZN对应的列的列选择线CSL或SCSL上升为选择电平的「H」电平，使该列的列选择门63导通。将所选择的列的位线对BL、/BL的数据通过列选择门63和数据信号输入输出线对I、/IO供给到输入输出缓冲器62。输入输出缓冲器62将读出数据输出到外部。以下，详细说明该SDRAM的列选择方法。存储器阵列56a的256条列选择线CSL0～CSL255，被预先分成各包含32条列选择线CSL的8个块，各个块被预先分成各包含4条列选择线CSL的8个组。预译码信号Y12～Y19被分别分配给8个块，预译码信号Y4～Y11被分别分配给8个组，预译码信号Y0～Y3被分别分配给4条列选择线CSL。因此，可以由预译码信号Y12～Y19中的一个信号Yk(k为12～19的整数)、预译码信号Y4～Y11中的一个信号Yj(j为4～11的整数)、预译码信号Y0～Y3中的一个信号Yi(i为0～3的整数)，指定256条列选择线CSL0～CSL255中的一条列选择线CSLm(m为0～255的整数)。具体地说，首先，控制电路55根据来自缓冲器51、52的信号将地址信号A0～A7作为列地址信号CA0～CA7取入，并将所取入的本文档来自技高网...

【技术保护点】
一种半导体存储装置，能以电的方式进行数据的重写，它备有：多个存储单元，分别用于存储数据；选择线，与各存储单元对应设置，用于选择对应的存储单元；备用存储单元，用于置换上述多个存储单元中的故障存储单元；备用选择线，用于选择上述备用存储单元；第１译码器，当输入指定上述备用选择线的地址信号时，从该输入起经过第１时间后输出选择电平的信号；第２译码器，当输入指定备用选择线的地址信号时，从该输入起经过比上述第１时间短的第２时间后输出上述选择电平的信号，并当从上述第１译码器输出上述选择电平的信号时，输出非选择电平的信号；信号发生装置，当因存在上述故障存储单元而使用上述备用存储单元时，从输入上述地址信号起经过上述第１时间后输出激活信号，当因不存在上述故障存储单元因而不使用上述备用存储单元时，从输入上述地址信号起经过上述第２时间后输出上述激活信号；第１门装置，设在上述第１译码器与上述备用选择线之间，当从上述信号发生装置输出上述激活信号时，将上述第１译码器的输出信号传送到上述备用选择线；及第２门装置，设在上述第２译码器与上述选择线之间，当从上述信号发生装置输出上述激活信号时，将上述第２译码器的输出信号传送到上述选择线。...

【技术特征摘要】
JP 1997-6-19 162316/971.一种半导体存储装置，能以电的方式进行数据的重写，它备有多个存储单元，分别用于存储数据；选择线，与各存储单元对应设置，用于选择对应的存储单元；备用存储单元，用于置换上述多个存储单元中的故障存储单元；备用选择线，用于选择上述备用存储单元；第1译码器，当输入指定上述备用选择线的地址信号时，从该输入起经过第1时间后输出选择电平的信号；第2译码器，当输入指定备用选择线的地址信号时，从该输入起经过比上述第1时间短的第2时间后输出上述选择电平的信号，并当从上述第1译码器输出上述选择电平的信号时，输出非选择电平的信号；信号发生装置，当因存在上述故障存储单元而使用上述备用存储单元时，从输入上述地址信号起经过上述第1时间后输出激活信号，当因不存在上述故障存储单元因而不使用上述备用存储单元时，从输入上述地址信号起经过上述第2时间后输出上述激活信号；第1门装置，设在上述第1译码器与上述备用选择线之间，当从上述信号发生装置输出上述激活信号时，将上述第1译码器的输出信号传送到上述备用选择线；及第2门装置，设在上述第2译码器与上述选择线之间，当从上述信号发生装置输出上述激活信号时，将上述第2译码器的输出信号传送到上述选择线。2.根据权利要求1所述的半导体存储装置，其特征在于上述信号发生装置包含第1延迟电路，将与上述地址信号同步的基准信号仅延迟上述第1时间后输出；第2延迟电路，将上述基准信号仅延迟上述第2时间后输出；熔丝，用于对是否使用...

【专利技术属性】
技术研发人员：赤松宏，森茂，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]