缩短测试所需时间的半导体存储器制造技术

在读出时即使被激活的字线切换，位线对的电位也总是相同的情况下，输入两位线的闩锁数据的ＮＡＮＤ电路（２０７）的输出为“Ｌ”电平，在位线对的电位变化的情况下，ＮＡＮＤ电路（２０７）的输出为“Ｈ”电平。在写入时，ＮＡＮＤ电路（２０７）的输出为“Ｌ”电平。在读出时，对与位线ＢＬ和ＮＡＮＤ电路（２０７）连接的第１晶体管（２０８）的栅输入“Ｈ”电平。在写入时，对与位线／ＢＬ和ＮＡＮＤ电路（２０７）连接的第２晶体管（２０９）的栅输入“Ｈ”电平。根据ＮＡＮＤ电路（２０７）的输出，给位线对带来电位变化。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器，特别是涉及具有测试功能的半导体存储器。
技术介绍
伴随半导体存储器的高集成化，增加了工作确认用的测试时间。如果用1比特单位进行存储单元的合格/不合格的判定，则测试时间将变得极长。因此，借助于对多个存储单元同时进行合格/不合格的判定，可以谋求测试时间的缩短。将用这样的多个存储单元为单位进行测试的方法称为多比特测试。关于多比特测试，例如在“超大规模存储器，p.183～185(伊藤清男著，1994年，培风馆)”中详细地进行了说明。现基于该文献的记载，说明多比特测试方法。参照示出了在图23所示的多比特测试的概念的图，存储器阵列500具有X×Y的存储单元。存储器阵列500被分割为子阵列#1～#q。每个子阵列包括数据输入输出线对GPIO504、写驱动器503和前置放大器501。对于每个子阵列，1个位线对被连接到GPIO上。首先，在写入时，所有的写驱动器503激活，将从端子DQ0送来的测试数据传送给与GPIO连接的位线对。由此，可对位于该位线对与激活的字线的交点处的q个存储单元同时写入测试数据。这是对所有的字线和所有的位线对进行的。因此，在对每个存储单元(每1比特)写入测试数据的通常的方法中，必须进行X×Y次的写入处理，而在多比特测试中，则变为X×Y/q次的写入处理，可将测试数据的写入时间缩短为1/q。在读出时，所有的前置放大器501同时激活，位于连接在GPIO上的位线对与激活的字线的交点的q个存储单元的同一值的测试数据同时被读出，并被传送给NOR电路502。在NOR电路502中，如果被传送的数据全部一致，则将“H”电平输出给端子DQ1，如果即使有1个数据不一致，则将“L”电平输出给端子DQ1。因此，在对每个存储单元(每1比特)读出测试数据的通常的方法中，必须进行X×Y次的读出处理，而在多比特测试中，则变为X×Y/q次的读出处理，可将测试数据的读出时间缩短为1/q。在以上的多比特测试中，如果增加被分割的子阵列数目q，则可更加缩短测试时间。因此，为增加子阵列的数目q，必须有相应数目的前置放大器、写驱动器和GPIO，半导体存储器的规模增大。因此，依据上述文献，在X×Y＝256M比特的存储器阵列中，q充其量不过128。随着半导体存储器的更加高集成化取得进展，测试时间可望大幅度缩短。另外，在存储单元内的数据读出时，用读出放大器对位线对的电位差进行放大，但输入给读出放大器的位线对的电位差有时却因噪声等造成的变动而变得很微小。希望读出放大器也能将这样的变动造成的微小的电位差正确地进行放大。因此，希望用简单的结构进行读出放大器是否能放大微小的电位差的性能评价。
技术实现思路
本专利技术的目的在于，提供用简易的结构并且以短的处理时间能将测试数据写入存储器阵列的半导体存储器，以及能检验存储器阵列内的测试数据是否被正确地读出的半导体存储器。另外，本专利技术的另一目的在于提供能用简易的结构进行读出放大器的性能评价的半导体存储器。本专利技术的某一方面的半导体存储器是具有进行读出存储单元的数据的测试的测试模式的半导体存储器，包括第1电路，与位线对对应地设置，该位线对的两位线的数据被分别多次输入，当被多次输入的各位线的数据为相同的数据时，输出第1逻辑值，为不同的数据时，输出第2逻辑值；第1控制电路，依次激活与多个存储单元连接的多条字线，由此将与存储单元对应的位线对的数据依次输入给第1电路；以及第2控制电路，在被第1控制电路控制的处理结束后，将第1电路的输出传送给位线对的某1条位线，将与该位线对的电位对应的数据输出到外部。由此，由输出到外部的数据可知，第1电路的输出值是表示第1逻辑值，还是表示第2逻辑值，存储的测试数据是否被正确地读出，同时用简易的结构并且以短的处理时间能检验存储器阵列内的测试数据是否被正确地读出。本专利技术的另一方面的半导体存储器包括对每个位线对设置的第1电路；以及控制电路，依次激活多条字线，将第1电路的输出根据被激活了的字线的配置供给位线对的某1条位线，使位线对的电位从预充电电压变化，根据变化了的位线对的电位使测试数据写入到与该激活的字线连接的存储单元。据此，可用简易的结构并且以短的处理时间将测试数据写入存储器阵列。本专利技术的又一方面的半导体存储器包括第1电路，与位线对对应地设置，输出恒定的逻辑状态；第2电路，被设置在第1电路与位线对的某1条位线之间，由借助于控制信号的激活而导通的开关构成；第1控制电路，根据行激活指示，在读出放大器激活后，激活控制信号，当规定的外部信号为恒定的逻辑值时，将控制信号非激活；以及第2控制电路，根据位线对的读出指示，将与被读出放大器放大的该位线对的电位对应的数据输出到外部。据此，有意地建立使位线对的电位差成为微小值的状态，即可用简单的结构评价读出放大器的性能。附图说明图1是示出本专利技术实施例的DRAM的整体结构的图。图2是示出存储器阵列的半间距单元配置结构的图。图3是示出存储单元对MCP的结构的图。图4是示出图1所示的存储器阵列外围电路组的结构的框图。图5是详细地示出1个列的结构的电路图。图6是示出控制电路100的结构的图。图7是示出内部信号发生电路120的详细结构的图。图8是示出测试模式进入/复位电路150的详细结构的图。图9是示出指令译码电路130的详细结构的图。图10是示出测试模式类别信号发生电路160的详细结构的图。图11是示出WL激活电路140的结构的图。图12是示出测试执行控制信号发生电路170的详细结构的图。图13和图14是测试图形读出工作的时序图。图15和图16是测试图形写入工作的时序图。图17是示出测试数据闩锁电路的另一的结构的图。图18是示出测试模式类别信号发生电路400的结构的图。图19是示出WL激活电路640的结构的图。图20是示出测试执行控制信号发生电路410的结构的图。图21是读出放大器12的性能测试工作的时序图。图22A、图22B、图22C分别是示出读出放大器A、读出放大器B、读出放大器C的结果的图。图23是示出多比特测试的概念的图。具体实施例方式<第1实施例> 本实施例涉及用简易的结构并且以短的处理时间能将测试数据写入存储器阵列的半导体存储器，以及能检验存储器阵列内的测试数据是否被正确地读出的半导体存储器。(结构)图1所示的本实施例的DRAM10由内部电源电位发生电路1、行地址缓冲器2、列地址缓冲器3、行译码器4、列译码器5、存储器阵列6、存储器阵列外围电路组8、输入输出电路9和控制电路100构成。内部电源电位发生电路1根据从外部供给的电源电位VCC、接地电位VSS，生成内部电源电位VDDS、VBL、VPP、VCP、VBB等，供给DRAM10的另一构成电路。VDDS被供给到控制电路及读出放大器等，成为其工作电源电压，VDDS是使外部电源电压VCC降低而生成的。VBL是被供给到均衡器的位线预充电电压，其值为VDDS的1/2。VPP是由充电泵工作生成的电压，被使用于字线WL的升压及后述的控制信号(SAMBTOUT)的升压。其值也比工作电源电压VDDS高。VCP是被供给到存储单元所包含的电容器的单元板的单元板电压，其值为VSS(接地电压)。VBB是由充电泵工作生成的负电压，被施加于存储单元阵列的基板区等。存储器阵列6由各自存本文档来自技高网...

【技术保护点】
一种半导体存储器，它具有进行读出存储单元的数据的测试的测试模式，其特征在于，包括：第１电路，与位线对对应地设置，分别多次输入该位线对的两位线的数据，如果被多次输入的各位线的数据为相同的数据，则输出第１逻辑值，为不同的数据，则输出第２逻辑 值；第１控制电路，依次激活与多个存储单元连接的多条字线，由此使与上述存储单元对应的位线对的数据依次输入到上述第１电路；以及第２控制电路，在被上述第１控制电路控制的处理结束后，将上述第１电路的输出传送给上述位线对的某一位线，将与该位线 对的电位对应的数据输出到外部。

【技术特征摘要】
JP 2002-8-9 232853/021.一种半导体存储器，它具有进行读出存储单元的数据的测试的测试模式，其特征在于，包括第1电路，与位线对对应地设置，分别多次输入该位线对的两位线的数据，如果被多次输入的各位线的数据为相同的数据，则输出第1逻辑值，为不同的数据，则输出第2逻辑值；第1控制电路，依次激活与多个存储单元连接的多条字线，由此使与上述存储单元对应的位线对的数据依次输入到上述第1电路；以及第2控制电路，在被上述第1控制电路控制的处理结束后，将上述第1电路的输出传送给上述位线对的某一位线，将与该位线对的电位对应的数据输出到外部。2.如权利要求1所述的半导体存储器，其特征在于上述第1控制电路在激活上述多条字线中的第1条字线前，传送使上述第1电路复位的复位信号。3.如权利要求1所述的半导体存储器，其特征在于在读出放大器激活后，上述第1控制电路激活第1控制信号，上述第1电路与上述位线对的各位线对应地包含逻辑电路和触发器，上述逻辑电路被输入对应的位线的数据和上述第1控制信号，根据上述第1控制信号的激活将上述位线的数据输出到上述触发器的置位输入端子。4.如权利要求1所述的半导体存储器，其特征在于在被上述第1控制电路控制的处理结束后，行激活信号被激活前，上述第2控制电路根据规定的外部信号激活示出进入了第2测试模式的状态的信号，基于该信号的激活，可抑制伴随行激活信号的激活而引起的字线的激活。5.如权利要求1所述的半导体存储器，其特征在于包括2个触发器，上述第1电路每激活1条字线，两位线的数据就被输入到置位输入端子；逻辑电路，上述2个触发器的输出被输入其中；以及开关，被设置在上述逻辑电路的输出与上述位线对的某一位线之间，因第2控制信号的激活而导通，在被上述第1控制电路控制的处理结束后，读出放大器的激活前，上述第2控制电路激活上述第2控制信号。6.如权利要求5所述的半导体存储器，其特征在于上述第2控制电路根据规定的外部信号激活行激活信号，滞后于该行激活信号的激活，用单拍脉冲激活上述第2控制信号。7.如权利要求6所述的半导体存储器，其特征在于采用与对字线升压用的电压相同的电压，上述第2控制电路使上述第2控制信号激活。8.如权利要求1所述的半导体存储器，其特征在于在上述测试数据的图形示出单元检验器，用半间距单元配置结构构成存储器阵列时，包括第1执行控制电路，采用上述第1控制电路依次激活第4m+1条和第4m+2条(m为0以上的整数)的字线并执行处理，其后，执行由上述第2控制电路进行的处理；以及第2执行控制电路，采用上述第1控制电路依次激活第4m+0条和第4m+3条(m为0以上的整数)的字线并执行处理，其后，执行由上述第2控制电路进行的处理。9.如权利要求1所述的半导体存储器，其特征在于上述第1电路包含对应于上述各位线对的各位线而设置的、输入该位线的数据和第1控制信号的逻辑电路以及上述逻辑电路的输出被输入到置位输入端子的触发器，还包含对应于上述各位线的2个上述触发器的输出被输入其中的逻辑电路以及被设置在上述逻辑电路的输出与上述位线对的某一位线之间、因第2控制信号的激活而导通的开关，上述第1控制电路控制下述工作模式的执行第1工作模式，根据规定的外部信号生成示出进入了第1测试模式的状态的信号，基于该信号用单拍脉冲生成复位信号，传送给上述触发器的复位输入端子；第2工作模式，根据规定的外部控制信号激活行激活信号，根据外部地址信号激活对应的字线，在读出放大器的激活后使之滞后于上述行激活信号的激活，用单拍脉冲激活上述第1控制信号；以及第3工作模式，根据规定的外部控制信号非激活行激活信号，据此激活位线均衡信号，上述第2控制电路控制下述工作模式的执行第4工作模式，根据规定的外部控制信号激活示出进入了第2测试模式的状态的信号；第5工作模式，根据规定的外部控制信号激活行激活信号，借助于示出进入了上述第2测试模式的状态的信号的激活来抑制伴随该信号的激活而引起的字线...

【专利技术属性】
技术研发人员：伊藤孝，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]