【技术实现步骤摘要】
本专利技术涉及非易失性半导体存储器，更为特定地说，涉及具有用于置换不良存储单元的备用存储单元的非易失性半导体存储器。
技术介绍
对用于进行数据存储的半导体存储器来说，存储单元中的数据存储形式有各种形态。例如，已提供了以存取时各存储单元的通过电流随存储数据变化的方式构成的半导体存储器。在这种半导体存储器中，存取时根据成为存取对象的选择存储单元的通过电流与预先设定的基准电流的比较，读出选择存储单元的存储数据。作为具有这样的存储单元的半导体存储器之一，以低功耗可进行非易失性数据存储的MRAM(磁随机存取存储器)器件正引人注目。特别是近年来，发表了通过将利用了磁隧道结(MTJ)的薄膜磁性体用作存储单元，MRAM器件的性能得到飞速提高的文献。关于包括具有磁隧道结的存储单元的MRAM器件，已在以下的技术文献等中公开。Roy Scheuerlein及另外6人，“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FETSwitch in each Cell(...
【技术保护点】
一种非易失性半导体存储器，其特征在于，包括：各自非易失性地存储１位数据的多个正常存储单元；当在上述多个正常存储单元中存在不良存储单元时，用以代替上述不良存储单元的、每２个单元非易失性地存储１位数据的多个备用存储单元；根据来自外部 的存取，从上述多个正常存储单元中选择与地址信号对应的第１存储单元组，并且与上述第１存储单元组的选择并行地从上述多个备用存储单元中选择第２存储单元组的控制电路；以及根据上述地址信号，从上述第１、第２存储单元组中选择读出存储单元组，放大并输 出上述读出存储单元组保持的数据的选择放大部。
【技术特征摘要】
JP 2002-8-22 241808/021.一种非易失性半导体存储器，其特征在于，包括各自非易失性地存储1位数据的多个正常存储单元；当在上述多个正常存储单元中存在不良存储单元时，用以代替上述不良存储单元的、每2个单元非易失性地存储1位数据的多个备用存储单元；根据来自外部的存取，从上述多个正常存储单元中选择与地址信号对应的第1存储单元组，并且与上述第1存储单元组的选择并行地从上述多个备用存储单元中选择第2存储单元组的控制电路；以及根据上述地址信号，从上述第1、第2存储单元组中选择读出存储单元组，放大并输出上述读出存储单元组保持的数据的选择放大部。2.如权利要求1所述的非易失性半导体存储器，其特征在于还包括用于读出上述第1、第2存储单元组的数据的数据线组，上述选择放大部包含与上述读出存储单元组中包含的存储单元同数量的多个读出放大电路；以及有选择地将按照上述地址信号传送应被读出的数据的上述数据线组中的一部分与上述多个读出放大电路连接的选择部。3.如权利要求1所述的非易失性半导体存储器，其特征在于上述多个正常存储单元排列成行列状，该非易失性半导体存储器还包括沿上述多个正常存储单元的行设置的多条字线；沿上述多个正常存储单元的列设置的多条位线；与配置了上述多个正常存储单元的区域相邻接地设置、沿上述多个正常存储单元的列方向成列地排列、保持用于在对上述正常存储单元进行读出时判别读出值的基准值的多个基准存储单元；其某一条与上述多个正常存储单元的某一个连接，另一条与上述多个基准存储单元的某一个连接的第1、第2数据线；以及分别与上述多个备用存储单元之中的成对地存储规定的1位数据的第1和第2备用存储单元连接的第3、第4数据线。4.如权利要求1所述的非易失性半导体存储器，其特征在于上述多个正常存储单元排列成行列状，该非易失性半导体存储器还包括对上述多个正常存储单元的各行对应地每行设置1条、在写入时进行行选择的多条数字线；以及对上述多个正常存储单元的各行对应地每一行设置2条、在读出时进行行选择的多条字线，各行的上述多个正常存储单元与对应的2条上述字线交互连接，上述非易失性半导体存储器还包括与配置了上述多个正常存储单元的区域相邻接地设置、沿上述多个正常存储单元的行方向成行地排列、保持用于在对上述正常存储单元进行读出时判别读出值的基准值的多个基准存储单元。5.一种非易失性半导体存储器，其特征在于，包括多个正常存储单元；当上述多个正常存储单元中存在不良存储单元时，用以代替上述不良存储单元的多个备用存储单元；用于根据来自外部的存取，从上述多个正常存储...
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