【技术实现步骤摘要】
本专利技术，一般地说，涉及半导体存储装置，尤其是存储单元具有电阻值随存储数据而变化的电阻元件的非易失性半导体存储装置。更特定地说，本专利技术涉及用于减低半导体装置、特别是非易失性半导体存储装置的消耗电流的结构。
技术介绍
在存储单元中使用可变电阻元件并根据该可变电阻元件的电阻值以非易失的方式存储数据的存储装置，是众所周知的。作为这种存储装置，已知有相变存储器及磁性随机存取存储器(MRAM)。相变存储器，例如根据存储数据将多晶硅设定为非晶质状态及结晶质状态。在非晶质状态和结晶质状态下，其电阻值不同，因此可以存储二值数据。MRAM，是将强磁性体的磁化方向用于数据存储的固体存储器的总称。在MRAM中，将构成存储单元的强磁性体的磁化方向与某个基准方向平行或反平行分别与“1”和“0”相对应。在这种MRAM中，根据存储单元的存储信息读出方式的不同，有利用巨磁阻效应(GiantMagneto-Resistance effectGMR效应)的GMR元件和利用隧道磁阻效应(Tunnel Magneto-Resistance effectTMR效应)的TMR元件。当采用GMR元件...
【技术保护点】
【技术特征摘要】
1.一种非易失性半导体存储装置，备有各自根据存储数据决定内部状态并通过保持该内部状态而存储数据的多个存储单元、当选择存储单元时至少根据地址信号驱动选择存储单元连接的信号线的信号线驱动电路、及与上述信号线驱动电路的电源节点连接并向上述信号线驱动电路供给电源电压的电源电路，上述电源电路，根据动作模式改变上述电源节点的施加电压。2.根据权利要求1所述的非易失性半导体存储装置，其特征在于上述电源电路，当上述信号线驱动电路为非激活状态时，将上述电源节点设定为高阻抗状态，且当上述信号线驱动电路激活时，向上述电源节点供给规定电压电平的电压。3.根据权利要求1所述的非易失性半导体存储装置，其特征在于上述多个存储单元按行列状配置，并且上述各存储单元备有根据存储数据决定电阻值并根据该电阻值存储数据的电阻元件，上述半导体存储装置，还备有与各存储单元列对应配置并分别与对应列的存储单元的电阻元件连接的多条位线，上述信号线驱动电路，备有与上述各位线对应地配置并当激活时分别向对应的位线供给电流的位线驱动电路。4.根据权利要求1所述的非易失性半导体存储装置，其特征在于上述多个存储单元按行列状配置，并且上述各存储单元包含根据存储数据决定其电阻值的电阻元件及与上述电阻元件连接的存取晶体管，上述半导体存储装置，还备有与各存储单元行对应配置并分别与对应行的存储单元的存取晶体管连接的多条字线，上述信号线驱动电路，备有与上述各字线对应地配置并当激活时分别将对应的字线驱动为选择状态从而将对应的存储单元的存取晶体管驱动为导通状态的字线驱动电路。5.根据权利要求1所述的非易失性半导体存储装置，其特征在于上述多个存储单元按行列状配置，并且上述各存储单元包含根据存储数据决定其电阻值的电阻元件及与上述电阻元件连接的存取晶体管，上述半导体存储装置，还备有与各存储单元行对应配置并分别与对应行的存储单元的存取晶体管连接的多条源极线，上述信号线驱动电路，备有与上述各源极线对应地配置并当激活时分别将对应的源极线驱动为选择状态从而形成使电流流过对应的存储单元的路径的多个源极线驱动电路。6.根据权利要求1所述的非易失性半导体存储装置，其特征在于上述多个存储单元按行列状配置，上述信号线与各存储单元行对应地配置，上述信号线驱动电路，备有与各存储单元行对应配置并当导通时使上述电源节点与配置于对应行的信号线电气连接的各自具有背栅极的多个驱动晶体管，上述半导体存储装置，还备有对上述驱动晶体管的背栅极施加电压的衬底偏置电路，上述衬底偏置电路，根据上述动作模式改变对上述背栅极施加的电压电平。7.根据权利要求1所述的非易失性半导体存储装置，其特征在于上述多个存储单元按行列状配置，上述信号线与各存储单元列对应地配置，上述信号线驱动电路，备有与各存储单元列对应配置并当导通时使上述电源节点与配置于对应列的信号线电气连接的各自具有背栅极的多个驱动晶体管，上述半导体存储装置，还备有对上述驱动晶体管的背栅极施加电压的衬底偏置电路，上述衬底偏置电路，根据上述动作模式改变对上述背栅极施加的电压电平。8.根据权利要求1所述的非易失性半导体存储装置，其特征在于上述电源电路，与外围电路的电源电路隔离地配置。9.根据权利要求1所述的非易失性半导体存储装置，其特征在于上述电源电路，响应特定的动作模式指示信号而供给电压电平与上述电源电路在正常动作模...
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